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树叶贴画保存塑封的方法是：
1、用新鲜树叶做拼贴画，能做临时作品。保存的方式是拍照。要实物保存的话，要用处理过的叶片，需要干燥、压平。
2、自然风干的方法做干花很好，但要倒挂。一段时间后水份自然流失，色彩淡去，花束的形态依然保存完好。
3、干燥叶片的具体方法：将叶片擦拭干净(湿巾很好用)，夹在一张餐巾纸里，压在书里，书可以压在重物下(比如床板)，一本书里可以夹很多叶片，叶片的颜色会尽量保存下来，也很平整，效果很好。
4、用的时候需要格外小心，轻拿轻放，避免破损。贴好的作品用过塑机过塑一下，可以永久保存。用这个方法做的叶片书签也很好看。
树叶千姿百态，与很多物体的形状相似，用树叶来贴画各种物体，既经济实惠，又能提高孩子的绘画能力，动脑、动手能力都有很大的促进作用。成人利用节假日带孩子外出郊游时或走在街上时，和孩子一起收集刚落下的各种树叶带回家，夹在书本里压平。最好是选用梧桐树叶、枫叶、泡桐树叶、冬青树叶、榆树叶等，叶面要完整。
来源：转载自【宽禁带半导体技术创新联盟】，谢谢
功率半导体器件在工业 、消费 、军事等领域都有着广泛应用 ，具有很高的战略地位，下面我们从一张图看功率器件的全貌：
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功率半导体器件又可根据对电路信号的控程度分为全型 、半控型及不可；或按驱动电路信号 性质分为电压驱动型 、电流驱动型等划分类别 电流驱动型等划分类别 电流驱动型等划分类别 。
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不同功率半导体器件 ，其承受电压 、电流容量 、阻抗能力 、体积大小等特性也会不同 ，实际使用中 ， 需要根据不同领域 、不同需求来选用合适的器件。
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半导体行业从诞生至今 ，先后经历了三代材料的变更程 ，截至目前 ，功率半导体器件领域仍主要采 用以 si 为代表的第一半导体材料 。
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汇总下半控型和全控型功率器件的特性
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认识mosfet
mos管具有输入阻抗高、噪声低、热稳定性好；制造工艺简单、辐射强，因而通常被用于放大电路或开关电路；
（1）主要选型参数：漏源电压vds（耐压），id 连续漏电流，rds(on) 导通电阻，ciss 输入电容（结电容），品质因数fom=ron * qg等。
（2）根据不同的工艺又分为
trench mos：沟槽型mos，主要低压领域100v内；sgt (split gate)mos：分裂栅mos，主要中低压领域200v内；sj mos：超结mos，主要在高压领域 600-800v；
在开关电源中，如漏极开路电路，漏极原封不动地接负载，叫开路漏极，开路漏极电路中不管负载接多高的电压，都能够接通和关断负载电流。是理想的模拟开关器件。这就是mos管做开关器件的原理。
从市场份额看，mosfet几乎都集中在国际大厂手中，其中英飞凌2015年收购了ir（美国国际整流器公司）成为行业龙头，安森美也在2016年9月完成对仙童半导体的收购后，市占率跃升至第二，然后销售排名分别是瑞萨、东芝、万国、st、威世、安世、美格纳等等；
与活跃于中国大陆的国际厂商相比，国产企业优势不明显，但这不能说国产没有机会，中国大陆是世界上产业链最齐全的经济活跃区，在功率半导体领域活跃着一批本土制造企业，目前已基本完成产业链布局，且处于快速发展中；特别是mosfet领域，国产在中低压领域替换进口品牌潜力最大，且部分国产、如士兰、华润微（中航）、吉林华微等都在努力进入世界排名；
主流mos管品牌
mos管分为几大系列：美系、日系、韩系、国产。
美系：英飞凌、ir，仙童，安森美，st，ti ，pi，aos美国万代半导体等；
日系：东芝，瑞萨，rohm罗姆等；
韩系：美格纳，kec，auk，森名浩，信安，kia
国产：吉林华微电子股份有限公司，扬州扬杰电子科技股份有限公司，杭州士兰微电子股份有限公司，华润微电子（重庆）有限公司，无锡新洁能，西安后裔，深圳锐俊半导体，无锡华润华晶微电子有限公司，江苏东晨电子科技有限公司（前身东光微），东微半导体，威兆半导体，苏州硅能，无锡市芯途半导体有限公司
国产台系：anpec，cet，友顺utc
mos管封装分类
按照安装在pcb板上的方式来划分，mos管封装主要有两大类：插入式(through hole)和表面贴装式(surface mount)。
插入式就是mosfet的管脚穿过pcb板的安装孔并焊接在pcb板上。常见的插入式封装有：双列直插式封装(dip)、晶体管外形封装(to)、插针网格阵列封装(pga)三种样式。
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插入式封装
表面贴裝则是mosfet的管脚及散热法兰焊接在pcb板表面的焊盘上。典型表面贴装式封装有：晶体管外形(d-pak)、小外形晶体管(sot)、小外形封装(sop)、方形扁平式封装(qfp)、塑封有引线芯片载体(plcc)等。
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表面贴装式封装
随着技术的发展，目前主板、显卡等的pcb板采用直插式封装方式的越来越少，更多地选用了表面贴装式封装方式。
1、双列直插式封装(dip)
dip封装有两排引脚，需要插入到具有dip结构的芯片插座上，其派生方式为sdip(shrink dip)，即紧缩双入线封装，较dip的针脚密度高6倍。
dip封装结构形式有：多层陶瓷双列直插式dip、单层陶瓷双列直插式dip、引线框架式dip(含玻璃陶瓷封接式、塑料包封结构式、陶瓷低熔玻璃封装式)等。dip封装的特点是可以很方便地实现pcb板的穿孔焊接，和主板有很好的兼容性。
但由于其封装面积和厚度都比较大，而且引脚在插拔过程中很容易被损坏，可靠性较差;同时由于受工艺的影响，引脚一般都不超过100个，因此在电子产业高度集成化过程中，dip封装逐渐退出了历史舞台。
2、晶体管外形封装(to)
属于早期的封装规格，例如to-3p、to-247、to-92、to-92l、to-220、to-220f、to-251等都是插入式封装设计。
to-3p/247：是中高压、大电流mos管常用的封装形式，产品具有耐压高、抗击穿能力强等特点。
to-220/220f：to-220f是全塑封装，装到散热器上时不必加绝缘垫;to-220带金属片与中间脚相连，装散热器时要加绝缘垫。这两种封装样式的mos管外观差不多，可以互换使用。
to-251：该封装产品主要是为了降低成本和缩小产品体积，主要应用于中压大电流60a以下、高压7n以下环境中。
to-92：该封装只有低压mos管(电流10a以下、耐压值60v以下)和高压1n60/65在采用，目的是降低成本。
近年来，由于插入式封装工艺焊接成本高、散热性能也不如贴片式产品，使得表面贴装市场需求量不断增大，也使得to封装发展到表面贴装式封装。to-252(又称之为d-pak)和to-263(d2pak)就是表面贴装封装。
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to封装产品外观
to252/d-pak是一种塑封贴片封装，常用于功率晶体管、稳压芯片的封装，是目前主流封装之一。
采用该封装方式的mosfet有3个电极，栅极(g)、漏极(d)、源极(s)。
其中漏极(d)的引脚被剪断不用，而是使用背面的散热板作漏极(d)，直接焊接在pcb上，一方面用于输出大电流，一方面通过pcb散热;所以pcb的d-pak焊盘有三处，漏极(d)焊盘较大。其封装规范如下：
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to-252/d-pak封装尺寸规格
to-263是to-220的一个变种，主要是为了提高生产效率和散热而设计，支持极高的电流和电压，在150a以下、30v以上的中压大电流mos管中较为多见。
除了d2pak(to-263ab)之外，还包括to263-2、to263-3、to263-5、to263-7等样式，与to-263为从属关系，主要是引出脚数量和距离不同。
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to-263/d2pak封装尺寸规格3、插针网格阵列封装(pga)
pga(pin grid array package)芯片内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列，根据管脚数目的多少，可以围成2～5圈。安装时，将芯片插入专门的pga插座即可，具有插拔方便且可靠性高的优势，能适应更高的频率。
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pga封装样式
其芯片基板多数为陶瓷材质，也有部分采用特制的塑料树脂来做基板，在工艺上，引脚中心距通常为2.54mm，引脚数从64到447不等。
这种封装的特点是，封装面积(体积)越小，能够承受的功耗(性能)就越低，反之则越高。这种封装形式芯片在早期比较多见，且多用于cpu等大功耗产品的封装，如英特尔的80486、pentium均采用此封装样式;不大为mos管厂家所采纳。
4、小外形晶体管封装(sot)
sot(small out-line transistor)是贴片型小功率晶体管封装，主要有sot23、sot89、sot143、sot25(即sot23-5)等，又衍生出sot323、sot363/sot26(即sot23-6)等类型，体积比to封装小。
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sot封装类型
sot23是常用的三极管封装形式，有3条翼形引脚，分别为集电极、发射极和基极，分别列于元件长边两侧，其中，发射极和基极在同一侧，常见于小功率晶体管、场效应管和带电阻网络的复合晶体管，强度好，但可焊性差，外形如下图(a)所示。
sot89具有3条短引脚，分布在晶体管的一侧，另外一侧为金属散热片，与基极相连，以增加散热能力，常见于硅功率表面组装晶体管，适用于较高功率的场合，外形如下图(b)所示。
sot143具有4条翼形短引脚，从两侧引出，引脚中宽度偏大的一端为集电极，这类封装常见于高频晶体管，外形如下图(c)所示。
sot252属于大功率晶体管，3条引脚从一侧引出，中间一条引脚较短，为集电极，与另一端较大的引脚相连，该引脚为散热作用的铜片，外形如下图(d)所示。
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常见sot封装外形比较
主板上常用四端引脚的sot-89 mosfet。其规格尺寸如下：
sot-89 mosfet尺寸规格(单位：mm)
5、小外形封装(sop)
sop(small out-line package)是表面贴装型封装之一，也称之为sol或dfp，引脚从封装两侧引出呈海鸥翼状(l字形)。材料有塑料和陶瓷两种。
sop封装标准有sop-8、sop-16、sop-20、sop-28等，sop后面的数字表示引脚数。mosfet的sop封装多数采用sop-8规格，业界往往把“p”省略，简写为so(small out-line)。
sop-8封装尺寸
so-8为philip公司率先开发，采用塑料封装，没有散热底板，散热不良，一般用于小功率mosfet。
后逐渐派生出tsop(薄小外形封装)、vsop(甚小外形封装)、ssop(缩小型sop)、tssop(薄的缩小型sop)等标准规格;其中tsop和tssop常用于mosfet封装。
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常用于mos管的sop派生规格6、方形扁平式封装(qfp)
qfp(plastic quad flat package)封装的芯片引脚之间距离很小，管脚很细，一般在大规模或超大型集成电路中采用，其引脚数一般在100个以上。
用这种形式封装的芯片必须采用smt表面安装技术将芯片与主板焊接起来。该封装方式具有四大特点：
①适用于smd表面安装技术在pcb电路板上安装布线;
②适合高频使用;
③操作方便,可靠性高;
④芯片面积与封装面积之间的比值较小。
与pga封装方式一样，该封装方式将芯片包裹在塑封体内，无法将芯片工作时产生的热量及时导出，制约了mosfet性能的提升;而且塑封本身增加了器件尺寸，不符合半导体向轻、薄、短、小方向发展的要求;另外，此类封装方式是基于单颗芯片进行，存在生产效率低、封装成本高的问题。
因此，qfp更适于微处理器/门陈列等数字逻辑lsi电路采用，也适于vtr信号处理、音响信号处理等模拟lsi电路产品封装。
7、四边无引线扁平封装(qfn)
qfn(quad flat non-leaded package)封装四边配置有电极接点，由于无引线，贴装表现出面积比qfp小、高度比qfp低的特点;其中陶瓷qfn也称为lcc(leadless chip carriers)，采用玻璃环氧树脂印刷基板基材的低成本塑料qfn则称为塑料lcc、pclc、p-lcc等。
是一种焊盘尺寸小、体积小、以塑料作为密封材料的新兴表面贴装芯片封装技术。
qfn主要用于集成电路封装，mosfet不会采用。不过因intel提出整合驱动与mosfet方案，而推出了采用qfn-56封装(“56”指芯片背面有56个连接pin)的drmos。
需要说明的是，qfn封装与超薄小外形封装(tssop)具有相同的外引线配置，而其尺寸却比tssop的小62%。根据qfn建模数据，其热性能比tssop封装提高了55%，电性能(电感和电容)比tssop封装分别提高了60%和30%。最大的缺点则是返修难度高。
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采用qfn-56封装的drmos
传统的分立式dc/dc降压开关电源无法满足对更高功耗密度的要求，也不能解决高开关频率下的寄生参数影响问题。
随着技术的革新与进步，把驱动器和mosfet整合在一起，构建多芯片模块已经成为了现实，这种整合方式同时可以节省相当可观的空间从而提升功耗密度，通过对驱动器和mos管的优化提高电能效率和优质dc电流，这就是整合驱动ic的drmos。
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瑞萨第2代drmos
经过qfn-56无脚封装，让drmos热阻抗很低;借助内部引线键合以及铜夹带设计，可最大程度减少外部pcb布线，从而降低电感和电阻。
另外，采用的深沟道硅(trench silicon)mosfet工艺，还能显著降低传导、开关和栅极电荷损耗;并能兼容多种控制器，可实现不同的工作模式，支持主动相变换模式aps(auto phase switching)。
除了qfn封装外，双边扁平无引脚封装(dfn)也是一种新的电子封装工艺，在安森美的各种元器件中得到了广泛采用，与qfn相比，dfn少了两边的引出电极。
8、塑封有引线芯片载体(plcc)
plcc(plastic quad flat package)外形呈正方形，尺寸比dip封装小得多，有32个引脚，四周都有管脚，引脚从封装的四个侧面引出，呈丁字形，是塑料制品。
其引脚中心距1.27mm，引脚数从18到84不等，j形引脚不易变形，比qfp容易操作，但焊接后的外观检查较为困难。plcc封装适合用smt表面安装技术在pcb上安装布线，具有外形尺寸小、可靠性高的优点。
plcc封装是比较常见，用于逻辑lsi、dld(或程逻辑器件)等电路，主板bios常采用的这种封装形式，不过目前在mos管中较少见。
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plcc封装样式
主流企业的封装与改进
由于cpu的低电压、大电流的发展趋势，对mosfet提出输出电流大，导通电阻低，发热量低散热快，体积小的要求。mosfet厂商除了改进芯片生产技术和工艺外，也不断改进封装技术，在与标准外形规格兼容的基础上，提出新的封装外形，并为自己研发的新封装注册商标名称。
1、瑞萨(renesas)wpak、lfpak和lfpak-i封装
wpak是瑞萨开发的一种高热辐射封装，通过仿d-pak封装那样把芯片散热板焊接在主板上，通过主板散热，使小形封装的wpak也可以达到d-pak的输出电流。wpak-d2封装了高/低2颗mosfet，减小布线电感。
瑞萨wpak封装尺寸
lfpak和lfpak-i是瑞萨开发的另外2种与so-8兼容的小形封装。lfpak类似d-pak，但比d-pak体积小。lfpak-i是将散热板向上，通过散热片散热。
瑞萨lfpak和lfpak-i封装2、威世(vishay)power-pak和polar-pak封装
power-pak是威世公司注册的mosfet封装名称。power-pak包括有power-pak1212-8、power-pak so-8两种规格。
威世power-pak1212-8封装
威世power-pak so-8封装
polar pak是双面散热的小形封装，也是威世核心封装技术之一。polar pak与普通的so-8封装相同，其在封装的上、下两面均设计了散热点，封装内部不易蓄热，能够将工作电流的电流密度提高至so-8的2倍。目前威世已向意法半导体公司提供polar pak技术授权。
威世polar pak封装3、安森美(onsemi)so-8和wdfn8扁平引脚(flat lead)封装
安美森半导体开发了2种扁平引脚的mosfet，其中so-8兼容的扁平引脚被很多板卡采用。安森美新近推出的nvmx和nvtx功率mosfet就采用了紧凑型dfn5(so-8fl)和wdfn8封装，可最大限度地降低导通损耗，另外还具有低qg和电容，可将驱动器损耗降到最低的特性。
安森美so-8扁平引脚封装
安森美wdfn8封装4、恩智浦(nxp)lfpak和qlpak封装
恩智浦(原philps)对so-8封装技术改进为lfpak和qlpak。其中lfpak被认为是世界上高度可靠的功率so-8封装;而qlpak具有体积小、散热效率更高的特点，与普通so-8相比，qlpak占用pcb板的面积为6*5mm，同时热阻为1.5k/w。
恩智浦lfpak封装
恩智浦qlpak封装5、意法(st)半导体powerso-8封装
意法半导体功率mosfet芯片封装技术有so-8、powerso-8、powerflat、directfet、polarpak等，其中powerso-8正是so-8的改进版，此外还有powerso-10、powerso-20、to-220fp、h2pak-2等封装。
意法半导体power so-8封装6、飞兆(fairchild)半导体power 56封装
power 56是farichild的专用称呼，正式名称为dfn 5×6。其封装面积跟常用的tsop-8不相上下，而薄型封装又节约元件净空高度，底部thermal-pad设计降低了热阻，因此很多功率器件厂商都部署了dfn 5×6。
fairchild power 56封装7、国际整流器(ir)direct fet封装
direct fet能在so-8或更小占位面积上，提供高效的上部散热，适用于计算机、笔记本电脑、电信和消费电子设备的ac-dc及dc-dc功率转换应用。与标准塑料分立封装相比，directfet的金属罐构造具有双面散热功能，因而可有效将高频dc-dc降压式转换器的电流处理能力增加一倍。
direct fet封装属于反装型，漏极(d)的散热板朝上，并覆盖金属外壳，通过金属外壳散热。direct fet封装极大地改善了散热，并且占用空间更小，散热良好。
国际整流器direct fet封装
ir direct fet封装系列部分产品规格
内部封装改进方向
除了外部封装，基于电子制造对mos管的需求的变化，内部封装技术也在不断得到改进，这主要从三个方面进行：改进封装内部的互连技术、增加漏极散热板、改变散热的热传导方向。
1、封装内部的互连技术
to、d-pak、sot、sop等采用焊线式的内部互连封装技术，当cpu或gpu供电发展到低电压、大电流时代，焊线式的so-8封装就受到了封装电阻、封装电感、pn结到pcb和外壳热阻等因素的限制。
so-8内部封装结构
这四种限制对其电学和热学性能有着极大的影响。随着电流密度的提高，mosfet厂商在采用so-8尺寸规格时，同步对焊线互连形式进行了改进，用金属带、或金属夹板代替焊线，以降低封装电阻、电感和热阻。
标准型so-8与无导线so-8封装对比
国际整流器(ir)的改进技术称之为copper strap;威世(vishay)称之为power connect技术;飞兆半导体则叫做wireless package。新技术采用铜带取代焊线后，热阻降低了10-20%，源极至封装的电阻降低了61%。
国际整流器的copper strap技术
威世的power connect技术
飞兆半导体的wirless package技术2、增加漏极散热板
标准的so-8封装采用塑料将芯片包围，低热阻的热传导通路只是芯片到pcb的引脚。而底部紧贴pcb的塑料外壳是热的不良导体，故而影响了漏极的散热。
技术改进就是要除去引线框下方的塑封化合物，方法是让引线框金属结构直接或加一层金属板与pcb接触，并焊接到pcb焊盘上，这样就提供了更多的散热接触面积，把热量从芯片上带走;同时也可以制成更薄的器件。
威世power-pak技术
威世的power-pak、法意半导体的power so-8、安美森半导体的so-8 flat lead、瑞萨的wpak/lfpak、飞兆半导体的power 56和bottomless package都采用了此散热技术。
3、改变散热的热传导方向
power-pak的封装虽然显著减小了芯片到pcb的热阻，但当电流需求继续增大时，pcb同时会出现热饱和现象。所以散热技术的进一步改进就是改变散热方向，让芯片的热量传导到散热器而不是pcb。
瑞萨lfpak-i封装
瑞萨的lfpak-i封装、国际整流器的direct fet封装均是这种散热技术的典型代表。
总结
未来，随着电子制造业继续朝着超薄、小型化、低电压、大电流方向的发展，mos管的外形及内部封装结构也会随之改变，以更好适应制造业的发展需求。另外，为降低电子制造商的选用门槛，mos管向模块化、系统级封装方向发展的趋势也将越来越明显，产品将从性能、成本等多维度协调发展。
而封装作为mos管选型的重要参考因素之一，不同的电子产品有不同的电性要求，不同的安装环境也需要匹配的尺寸规格来满足。实际选用中，应在大原则下，根据实际需求情况来做抉择。
有些电子系统受制于pcb的尺寸和内部的高度，如通信系统的模块电源由于高度的限制通常采用dfn5*6、dfn3*3的封装;在有些acdc的电源中，使用超薄设计或由于外壳的限制，适于装配to220封装的功率mos管，此时引脚可直接插到根部，而不适于使用to247封装的产品;也有些超薄设计需要将器件管脚折弯平放，这会加大mos管选用的复杂度。
如何选取mosfet
一位工程师曾经对我讲，他从来不看mosfet数据表的第一页，因为“实用”的信息只在第二页以后才出现。事实上，mosfet数据表上的每一页都包含有对设计者非常有价值的信息。但人们不是总能搞得清楚该如何解读制造商提供的数据。本文概括了一些mosfet的关键指标，这些指标在数据表上是如何表述的，以及你理解这些指标所要用到的清晰图片。像大多数电子器件一样，mosfet也受到工作温度的影响。所以很重要的一点是了解测试条件，所提到的指标是在这些条件下应用的。还有很关键的一点是弄明白你在“产品简介”里看到的这些指标是“最大”或是“典型”值，因为有些数据表并没有说清楚。
电压等级
确定mosfet的首要特性是其漏源电压vds，或“漏源击穿电压”，这是在栅极短路到源极，漏极电流在250μa情况下，mosfet所能承受的保证不损坏的最高电压。vds也被称为“25℃下的绝对最高电压”，但是一定要记住，这个绝对电压与温度有关，而且数据表里通常有一个“vds温度系数”。你还要明白，最高vds是直流电压加上可能在电路里存在的任何电压尖峰和纹波。例如，如果你在电压30v并带有100mv、5ns尖峰的电源里使用30v器件，电压就会超过器件的绝对最高限值，器件可能会进入雪崩模式。在这种情况下，mosfet的可靠性没法得到保证。
在高温下，温度系数会显著改变击穿电压。例如，一些600v电压等级的n沟道mosfet的温度系数是正的，在接近最高结温时，温度系数会让这些mosfet变得象650v mosfet。很多mosfet用户的设计规则要求10%～20%的降额因子。在一些设计里，考虑到实际的击穿电压比25℃下的额定数值要高5%~10%，会在实际设计中增加相应的有用设计裕量，对设计是很有利的。
对正确选择mosfet同样重要的是理解在导通过程中栅源电压vgs的作用。这个电压是在给定的最大rds(on)条件下，能够确保mosfet完全导通的电压。这就是为什么导通电阻总是与vgs水平关联在一起的原因，而且也是只有在这个电压下才能保证器件导通。一个重要的设计结果是，你不能用比用于达到rds(on)额定值的最低vgs还要低的电压，来使mosfet完全导通。例如，用3.3v微控制器驱动mosfet完全导通，你需要用在vgs= 2.5v或更低条件下能够导通的mosfet。
导通电阻，栅极电荷，以及“优值系数”
mosfet的导通电阻总是在一个或多个栅源电压条件下确定的。最大rds(on)限值可以比典型数值高20%～50%。rds(on)最大限值通常指的25℃结温下的数值，而在更高的温度下，rds(on)可以增加30%～150%，如图1所示。由于rds(on)随温度而变，而且不能保证最小的电阻值，根据rds(on)来检测电流不是很准确的方法。
图1 rds(on)在最高工作温度的30%～150%这个范围内随温度增加而增加
导通电阻对n沟道和p沟道mosfet都是十分重要的。在开关电源中，qg是用在开关电源里的n沟道mosfet的关键选择标准，因为qg会影响开关损耗。这些损耗有两个方面影响：一个是影响mosfet导通和关闭的转换时间；另一个是每次开关过程中对栅极电容充电所需的能量。要牢记的一点是，qg取决于栅源电压，即使用更低的vgs可以减少开关损耗。
作为一种快速比较准备用在开关应用里mosfet的方式，设计者经常使用一个单数公式，公式包括表示传导损耗rds(on)及表示开关损耗的qg：rds(on) xqg。这个“优值系数”(fom)总结了器件的性能，可以用典型值或最大值来比较mosfet。要保证在器件中进行准确的比较，你需要确定用于rds(on) 和qg的是相同的vgs，在公示里典型值和最大值没有碰巧混在一起。较低的fom能让你在开关应用里获得更好的性能，但是不能保证这一点。只有在实际的电路里才能获得最好的比较结果，在某些情况下可能需要针对每个mosfet对电路进行微调。
额定电流和功率耗散
基于不同的测试条件，大多数mosfet在数据表里都有一个或多个的连续漏极电流。你要仔细看看数据表，搞清楚这个额定值是在指定的外壳温度下(比如tc = 25℃)，或是环境温度(比如ta = 25℃)。这些数值当中哪些是最相关将取决于器件的特性和应用(见图2)。
图2 全部绝对最大电流和功率数值都是真实的数据
对于用在手持设备里的小型表面贴装器件，关联度最高的电流等级可能是在70℃环境温度下的电流，对于有散热片和强制风冷的大型设备，在ta = 25℃下的电流等级可能更接近实际情况。对于某些器件来说，管芯在其最高结温下能够处理的电流要高于封装所限定的电流水平，在一些数据表，这种“管芯限定”的电流等级是对“封装限定”电流等级的额外补充信息，可以让你了解管芯的鲁棒性。
对于连续的功率耗散也要考虑类似的情况，功耗耗散不仅取决于温度，而且取决于导通时间。设想一个器件在ta= 70℃情况下，以pd=4w连续工作10秒钟。构成“连续”时间周期的因素会根据mosfet封装而变化，所以你要使用数据表里的标准化热瞬态阻抗图，看经过10秒、100秒或10分钟后的功率耗散是什么样的。如图3所示，这个专用器件经过10秒脉冲后的热阻系数大约是0.33，这意味着经过大约10分钟后，一旦封装达到热饱和，器件的散热能力只有1.33w而不是4w，尽管在良好冷却的情况下器件的散热能力可以达到2w左右。
图3 mosfet在施加功率脉冲情况下的热阻
实际上，我们可以把mosfet选型分成四个步骤。
第一步：选用n沟道还是p沟道
为设计选择正确器件的第一步是决定采用n沟道还是p沟道mosfet。在典型的功率应用中，当一个mosfet接地，而负载连接到干线电压上时，该mosfet就构成了低压侧开关。在低压侧开关中，应采用n沟道mosfet，这是出于对关闭或导通器件所需电压的考虑。当mosfet连接到总线及负载接地时，就要用高压侧开关。通常会在这个拓扑中采用p沟道mosfet，这也是出于对电压驱动的考虑。
要选择适合应用的器件，必须确定驱动器件所需的电压，以及在设计中最简易执行的方法。下一步是确定所需的额定电压，或者器件所能承受的最大电压。额定电压越大，器件的成本就越高。根据实践经验，额定电压应当大于干线电压或总线电压。这样才能提供足够的保护，使mosfet不会失效。就选择mosfet而言，必须确定漏极至源极间可能承受的最大电压，即最大vds。知道mosfet能承受的最大电压会随温度而变化这点十分重要。设计人员必须在整个工作温度范围内测试电压的变化范围。额定电压必须有足够的余量覆盖这个变化范围，确保电路不会失效。设计工程师需要考虑的其他安全因素包括由开关电子设备(如电机或变压器)诱发的电压瞬变。不同应用的额定电压也有所不同；通常，便携式设备为20v、fpga电源为20～30v、85～220vac应用为450～600v。
第二步：确定额定电流
第二步是选择mosfet的额定电流。视电路结构而定，该额定电流应是负载在所有情况下能够承受的最大电流。与电压的情况相似，设计人员必须确保所选的mosfet能承受这个额定电流，即使在系统产生尖峰电流时。两个考虑的电流情况是连续模式和脉冲尖峰。在连续导通模式下，mosfet处于稳态，此时电流连续通过器件。脉冲尖峰是指有大量电涌(或尖峰电流)流过器件。一旦确定了这些条件下的最大电流，只需直接选择能承受这个最大电流的器件便可。
选好额定电流后，还必须计算导通损耗。在实际情况下，mosfet并不是理想的器件，因为在导电过程中会有电能损耗，这称之为导通损耗。mosfet在“导通”时就像一个可变电阻，由器件的rds(on)所确定，并随温度而显著变化。器件的功率耗损可由iload2×rds(on)计算，由于导通电阻随温度变化，因此功率耗损也会随之按比例变化。对mosfet施加的电压vgs越高，rds(on)就会越小；反之rds(on)就会越高。对系统设计人员来说，这就是取决于系统电压而需要折中权衡的地方。对便携式设计来说，采用较低的电压比较容易(较为普遍)，而对于工业设计，可采用较高的电压。注意rds(on)电阻会随着电流轻微上升。关于rds(on)电阻的各种电气参数变化可在制造商提供的技术资料表中查到。
技术对器件的特性有着重大影响，因为有些技术在提高最大vds时往往会使rds(on)增大。对于这样的技术，如果打算降低vds和rds(on)，那么就得增加晶片尺寸，从而增加与之配套的封装尺寸及相关的开发成本。业界现有好几种试图控制晶片尺寸增加的技术，其中最主要的是沟道和电荷平衡技术。
在沟道技术中，晶片中嵌入了一个深沟，通常是为低电压预留的，用于降低导通电阻rds(on)。为了减少最大vds对rds(on)的影响，开发过程中采用了外延生长柱/蚀刻柱工艺。例如，飞兆半导体开发了称为superfet的技术，针对rds(on)的降低而增加了额外的制造步骤。
这种对rds(on)的关注十分重要，因为当标准mosfet的击穿电压升高时，rds(on)会随之呈指数级增加，并且导致晶片尺寸增大。superfet工艺将rds(on)与晶片尺寸间的指数关系变成了线性关系。这样，superfet器件便可在小晶片尺寸，甚至在击穿电压达到600v的情况下，实现理想的低rds(on)。结果是晶片尺寸可减小达35%。而对于最终用户来说，这意味着封装尺寸的大幅减小。
第三步：确定热要求
选择mosfet的下一步是计算系统的散热要求。设计人员必须考虑两种不同的情况，即最坏情况和真实情况。建议采用针对最坏情况的计算结果，因为这个结果提供更大的安全余量，能确保系统不会失效。在mosfet的资料表上还有一些需要注意的测量数据；比如封装器件的半导体结与环境之间的热阻，以及最大的结温。
器件的结温等于最大环境温度加上热阻与功率耗散的乘积(结温=最大环境温度 [热阻×功率耗散])。根据这个方程可解出系统的最大功率耗散，即按定义相等于i2×rds(on)。由于设计人员已确定将要通过器件的最大电流，因此可以计算出不同温度下的rds(on)。值得注意的是，在处理简单热模型时，设计人员还必须考虑半导体结/器件外壳及外壳/环境的热容量；即要求印刷电路板和封装不会立即升温。
雪崩击穿是指半导体器件上的反向电压超过最大值，并形成强电场使器件内电流增加。该电流将耗散功率，使器件的温度升高，而且有可能损坏器件。半导体公司都会对器件进行雪崩测试，计算其雪崩电压，或对器件的稳健性进行测试。计算额定雪崩电压有两种方法；一是统计法，另一是热计算。而热计算因为较为实用而得到广泛采用。不少公司都有提供其器件测试的详情，如飞兆半导体提供了“power mosfet avalanche guidelines”（ power mosfet avalanche guidelines--可以到fairchild网站去下载）。除计算外，技术对雪崩效应也有很大影响。例如，晶片尺寸的增加会提高抗雪崩能力，最终提高器件的稳健性。对最终用户而言，这意味着要在系统中采用更大的封装件。
第四步：决定开关性能
选择mosfet的最后一步是决定mosfet的开关性能。影响开关性能的参数有很多，但最重要的是栅极/漏极、栅极/ 源极及漏极/源极电容。这些电容会在器件中产生开关损耗，因为在每次开关时都要对它们充电。mosfet的开关速度因此被降低，器件效率也下降。为计算开关过程中器件的总损耗，设计人员必须计算开通过程中的损耗(eon)和关闭过程中的损耗(eoff)。mosfet开关的总功率可用如下方程表达：psw=(eon eoff)×开关频率。而栅极电荷(qgd)对开关性能的影响最大。
基于开关性能的重要性，新的技术正在不断开发以解决这个开关问题。芯片尺寸的增加会加大栅极电荷；而这会使器件尺寸增大。为了减少开关损耗，新的技术如沟道厚底氧化已经应运而生，旨在减少栅极电荷。举例说，superfet这种新技术就可通过降低rds(on)和栅极电荷(qg)，最大限度地减少传导损耗和提高开关性能。这样，mosfet就能应对开关过程中的高速电压瞬变(dv/dt)和电流瞬变(di/dt)，甚至可在更高的开关频率下可靠地工作。
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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简介：电子器件是一个非常复杂的系统，其封装过程的缺陷和失效也是非常复杂的。因此，研究封装缺陷和失效需要对封装过程有一个系统性的了解，这样才能从多个角度去分析缺陷产生的原因。
1. 封装缺陷与失效的研究方法论
封装的失效机理可以分为两类：过应力和磨损。过应力失效往往是瞬时的、灾难性的；磨损失效是长期的累积损坏，往往首先表示为性能退化，接着才是器件失效。失效的负载类型又可以分为机械、热、电气、辐射和化学负载等。
影响封装缺陷和失效的因素是多种多样的， 材料成分和属性、封装设计、环境条件和工艺参数等都会有所影响。确定影响因素和预防封装缺陷和失效的基本前提。影响因素可以通过试验或者模拟仿真的方法来确定，一般多采用物理模型法和数值参数法。对于更复杂的缺陷和失效机理，常常采用试差法确定关键的影响因素，但是这个方法需要较长的试验时间和设备修正，效率低、花费高。
在分析失效机理的过程中， 采用鱼骨图（因果图）展示影响因素是行业通用的方法。鱼骨图可以说明复杂的原因及影响因素和封装缺陷之间的关系，也可以区分多种原因并将其分门别类。生产应用中，有一类鱼骨图被称为6ms：从机器、方法、材料、量度、人力和自然力等六个维度分析影响因素。
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这一张图所示的是展示塑封芯片分层原因的鱼骨图，从设计、工艺、环境和材料四个方面进行了分析。通过鱼骨图，清晰地展现了所有的影响因素，为失效分析奠定了良好基础。
2. 引发失效的负载类型
如上一节所述，封装的负载类型可以分为机械、热、电气、辐射和化学负载。
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失效机理的分类
机械载荷：包括物理冲击、振动、填充颗粒在硅芯片上施加的应力（如收缩应力）和惯性力（如宇宙飞船的巨大加速度）等。材料对这些载荷的响应可能表现为弹性形变、塑性形变、翘曲、脆性或柔性断裂、界面分层、疲劳裂缝产生和扩展、蠕变以及蠕变开裂等等。
热载荷：包括芯片黏结剂固化时的高温、引线键合前的预加热、成型工艺、后固化、邻近元器件的再加工、浸焊、气相焊接和回流焊接等等。外部热载荷会使材料因热膨胀而发生尺寸变化，同时也会改变蠕变速率等物理属性。如发生热膨胀系数失配（cte失配）进而引发局部应力，并最终导致封装结构失效。过大的热载荷甚至可能会导致器件内易燃材料发生燃烧。
电载荷：包括突然的电冲击、电压不稳或电流传输时突然的振荡（如接地不良）而引起的电流波动、静电放电、过电应力等。这些外部电载荷可能导致介质击穿、电压表面击穿、电能的热损耗或电迁移。也可能增加电解腐蚀、树枝状结晶生长，引起漏电流、热致退化等。
化学载荷：包括化学使用环境导致的腐蚀、氧化和离子表面枝晶生长。由于湿气能通过塑封料渗透，因此在潮湿环境下湿气是影响塑封器件的主要问题。被塑封料吸收的湿气能将塑封料中的催化剂残留萃取出来，形成副产物进入芯片粘接的金属底座、半导体材料和各种界面，诱发导致器件性能退化甚至失效。例如，组装后残留在器件上的助焊剂会通过塑封料迁移到芯片表面。在高频电路中，介质属性的细微变化（如吸潮后的介电常数、耗散因子等的变化）都非常关键。在高电压转换器等器件中，封装体击穿电压的变化非常关键。此外，一些环氧聚酰胺和聚氨酯如若长期暴露在高温高湿环境中也会引起降解（有时也称为“逆转”）。通常采用加速试验来鉴定塑封料是否易发生该种失效。
需要注意的是，当施加不同类型载荷的时候，各种失效机理可能同时在塑封器件上产生交互作用。例如，热载荷会使封装体结构内相邻材料间发生热膨胀系数失配，从而引起机械失效。其他的交互作用，包括应力辅助腐蚀、应力腐蚀裂纹、场致金属迁移、钝化层和电解质层裂缝、湿热导致的封装体开裂以及温度导致的化学反应加速等等。在这些情况下，失效机理的综合影响并不一定等于个体影响的总和。
3. 封装缺陷的分类
封装缺陷主要包括引线变形、底座偏移、翘曲、芯片破裂、分层、空洞、不均匀封装、毛边、外来颗粒和不完全固化等。
3.1 引线变形
引线变形通常指塑封料流动过程中引起的引线位移或者变形，通常采用引线最大横向位移x与引线长度l之间的比值x/l来表示。引线弯曲可能会导致电器短路（特别是在高密度i/o器件封装中）。有时，弯曲产生的应力会导致键合点开裂或键合强度下降。
影响引线键合的因素包括封装设计、引线布局、引线材料与尺寸、模塑料属性、引线键合工艺和封装工艺等。影响引线弯曲的引线参数包括引线直径、引线长度、引线断裂载荷和引线密度等等。
3.2 底座偏移
底座偏移指的是支撑芯片的载体（芯片底座）出现变形和偏移
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如图所示为塑封料导致的底座偏移，此时，上下层模塑腔体内不均匀的塑封料流动会导致底座偏移。
影响底座偏移的因素包括塑封料的流动性、引线框架的组装设计以及塑封料和引线框架的材料属性。薄型小尺寸封装（tsop）和薄型方形扁平封装（tqfp）等封装器件由于引线框架较薄，容易发生底座偏移和引脚变形。
3.3 翘曲
翘曲是指封装器件在平面外的弯曲和变形。因塑封工艺而引起的翘曲会导致如分层和芯片开裂等一系列的可靠性问题。 翘曲也会导致一系列的制造问题，如在塑封球栅阵列（pbga）器件中，翘曲会导致焊料球共面性差，使器件在组装到印刷电路板的回流焊过程中发生贴装问题。
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翘曲模式包括内凹、外凸和组合模式三种。在半导体公司中，有时候会把内凹称为“笑脸”，外凸称为“哭脸”。
导致翘曲的原因主要包括cte失配和固化/压缩收缩。后者一开始并没有受到太多的关注，深入研究发现，模塑料的化学收缩在ic器件的翘曲中也扮演着重要角色，尤其是在芯片上下两侧厚度不同的封装器件上。在固化和后固化的过程中，塑封料在高固化温度下将发生化学收缩，被称为“热化学收缩”。通过提高玻璃化转变温度和降低tg附近的热膨胀系数变化，可以减小固化过程中发生的化学收缩。
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导致翘曲的因素还包括诸如塑封料成分、模塑料湿气、封装的几何结构等等。通过对塑封材料和成分、工艺参数、封装结构和封装前环境的把控，可以将封装翘曲降低到最小。在某些情况下，可以通过封装电子组件的背面来进行翘曲的补偿。例如，大陶瓷电路板或多层板的外部连接位于同一侧，对他们进行背面封装可以减小翘曲。
3.4 芯片破裂
封装工艺中产生的应力会导致芯片破裂。封装工艺通常会加重前道组装工艺中形成的微裂缝。晶圆或芯片减薄、背面研磨以及芯片粘结都是可能导致芯片裂缝萌生的步骤。
破裂的、机械失效的芯片不一定会发生电气失效。芯片破裂是否会导致器件的瞬间电气失效还取决于裂缝的生长路径。例如，若裂缝出现在芯片的背面，可能不会影响到任何敏感结构。
因为硅晶圆比较薄且脆，晶圆级封装更容易发生芯片破裂。因此，必须严格控制转移成型工艺中的夹持压力和成型转换压力等工艺参数，以防止芯片破裂。3d堆叠封装中因叠层工艺而容易出现芯片破裂。在3d封装中影响芯片破裂的设计因素包括芯片叠层结构、基板厚度、模塑体积和模套厚度等。
3.5 分层
分层或粘结不牢指的是在塑封料和其相邻材料界面之间的分离。分层位置可能发生在塑封微电子器件中的任何区域；同时也可能发生在封装工艺、后封装制造阶段或者器件使用阶段。
封装工艺导致的不良粘接界面是引起分层的主要因素。界面空洞、封装时的表面污染和固化不完全都会导致粘接不良。其他影响因素还包括固化和冷却时收缩应力与翘曲。在冷却过程中，塑封料和相邻材料之间的cte不匹配也会导致热-机械应力，从而导致分层。
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可以根据界面类型对分层进行分类
3.6 空洞
封装工艺中，气泡嵌入环氧材料中形成了空洞，空洞可以发生在封装工艺过程中的任意阶段，包括转移成型、填充、灌封和塑封料至于空气环境下的印刷。通过最小化空气量，如排空或者抽真空，可以减少空洞。有报道采用的真空压力范围为1~300torr（一个大气压为760torr）。
填模仿真分析认为，是底部熔体前沿与芯片接触，导致了流动性受到阻碍。部分熔体前沿向上流动并通过芯片外围的大开口区域填充半模顶部。新形成的熔体前沿和吸附的熔体前沿进入半模顶部区域，从而形成起泡。
3.7 不均匀封装
非均匀的塑封体厚度会导致翘曲和分层。传统的封装技术，诸如转移成型、压力成型和灌注封装技术等，不易产生厚度不均匀的封装缺陷。晶圆级封装因其工艺特点，而特别容易导致不均匀的塑封厚度。
为了确保获得均匀的塑封层厚度，应固定晶圆载体使其倾斜度最小以便于刮刀安装。此外，需要进行刮刀位置控制以确保刮刀压力稳定，从而得到均匀的塑封层厚度。
在硬化前，当填充粒子在塑封料中的局部区域聚集并形成不均匀分布时，会导致不同质或不均匀的材料组成。塑封料的不充分混合将会导致封装灌封过程中不同质现象的发生。
3.8 毛边
毛边是指在塑封成型工艺中通过分型线并沉积在器件引脚上的模塑料。
夹持压力不足是产生毛边的主要原因。如果引脚上的模料残留没有及时清除，将导致组装阶段产生各种问题。例如，在下一个封装阶段中键合或者黏附不充分。树脂泄漏是较稀疏的毛边形式。
3.9 外来颗粒
在封装工艺中，封装材料若暴露在污染的环境、设备或者材料中，外来粒子就会在封装中扩散并聚集在封装内的金属部位上（如ic芯片和引线键合点），从而导致腐蚀和其他的后续可靠性问题。
3.10 不完全固化
固化时间不足或者固化温度偏低都会导致不完全固化。另外，在两种封装料的灌注中，混合比例的轻微偏移都将导致不完全固化。为了最大化实现封装材料的特性，必须确保封装材料完全固化。在很多封装方法中，允许采用后固化的方法确保封装材料的完全固化。而且要注意保证封装料比例的精确配比。
4. 封装失效的分类
在封装组装阶段或者器件使用阶段，都会发生封装失效。特别是当封装微电子器件组装到印刷电路板上时更容易发生，该阶段器件需要承受高的回流温度，会导致塑封料界面分层或者破裂。
4.1 分层
如上一节所述，分层是指塑封材料在粘接界面处与相邻的材料分离。可能导致分层的外部载荷和应力包括水汽、湿气、温度以及它们的共同作用。
在组装阶段常常发生的一类分层被称为水汽诱导（或蒸汽诱导）分层，其失效机理主要是相对高温下的水汽压力。在封装器件被组装到印刷电路板上的时候，为使焊料融化温度需要达到220℃甚至更高，这远高于模塑料的玻璃化转变温度（约110~200℃）。在回流高温下，塑封料与金属界面之间存在的水汽蒸发形成水蒸气，产生的蒸汽压与材料间热失配、吸湿膨胀引起的应力等因素共同作用，最终导致界面粘接不牢或分层，甚至导致封装体的破裂。无铅焊料相比传统铅基焊料，其回流温度更高，更容易发生分层问题。
吸湿膨胀系数（che），又称湿气膨胀系数（cme）
湿气扩散到封装界面的失效机理是水汽和湿气引起分层的重要因素。湿气可通过封装体扩散，或者沿着引线框架和模塑料的界面扩散。研究发现，当模塑料和引线框架界面之间具有良好粘接时，湿气主要通过塑封体进入封装内部。但是，当这个粘结界面因封装工艺不良（如键合温度引起的氧化、应力释放不充分引起的引线框架翘曲或者过度修剪和形式应力等）而退化时，在封装轮廓上会形成分层和微裂缝，并且湿气或者水汽将易于沿这一路径扩散。更糟糕的是，湿气会导致极性环氧黏结剂的水合作用，从而弱化和降低界面的化学键合。
表面清洁是实现良好粘结的关键要求。表面氧化常常导致分层的发生（如上一篇中所提到的例子），如铜合金引线框架暴露在高温下就常常导致分层。氮气或其他合成气体的存在，有利于避免氧化。
模塑料中的润滑剂和附着力促进剂会促进分层。润滑剂可以帮助模塑料与模具型腔分离，但会增加界面分层的风险。另一方面，附着力促进剂可以确保模塑料和芯片界面之间的良好粘结，但却难以从模具型腔内清除。
分层不仅为水汽扩散提供了路径，也是树脂裂缝的源头。分层界面是裂缝萌生的位置，当承受交大外部载荷的时候，裂缝会通过树脂扩展。研究表明，发生在芯片底座地面和树脂之间的分层最容易引起树脂裂缝，其它位置出现的界面分层对树脂裂缝的影响较小。
4.2 气相诱导裂缝（爆米花现象）
水汽诱导分层进一步发展会导致气相诱导裂缝。当封装体内水汽通过裂缝逃逸时会产生爆裂声，和爆米花的声音非常像，因此又被称为爆米花现象。裂缝常常从芯片底座向塑封底面扩展。在焊接后的电路板中，外观检查难以发现这些裂缝。qfp和tqfp等大而薄的塑封形式最容易产生爆米花现象；此外也容易发生在芯片底座面积与器件面积之比较大、芯片底座面积与最小塑封料厚度之比较大的的器件中。爆米花现象可能会伴随其他问题，包括键合球从键合盘上断裂以及键合球下面的硅凹坑等。
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塑封器件内的裂缝通常起源于引线框架上的应力集中区（如边缘和毛边），并且在最薄塑封区域内扩展。毛边是引线框架表面在冲压工艺中产生的小尺寸变形，改变冲压方向使毛边位于引线框架顶部，或者刻蚀引线框架（模压）都可以减少裂缝。
减少塑封器件内的湿气是降低爆米花现象的关键。常采用高温烘烤的方法减少塑封器件内的湿气。前人研究发现，封装内允许的安全湿气含量约为1100×10^-6（0.11 wt.%)。在125℃下烘烤24h，可以充分去除封装内吸收的湿气。
4.3 脆性断裂
脆性断裂经常发生在低屈服强度和非弹性材料中（如硅芯片）。到材料受到过应力作用时，突然的、灾难性的裂缝扩展会起源于如空洞、夹杂物或不连续等微小缺陷。
4.4 韧性断裂
塑封材料容易发生脆性和韧性两种断裂模式，主要取决于环境和材料因素，包括温度、聚合树脂的黏塑特性和填充载荷。即使在含有脆性硅填料的高加载塑封材料中，因聚合树脂的黏塑特性，仍然可能发生韧性断裂。
4.5 疲劳断裂
塑封料遭受到极限强度范围内的周期性应力作用时，会因累积的疲劳断裂而断裂。施加到塑封材料上的湿、热、机械或综合载荷，都会产生循环应力。疲劳失效是一种磨损失效机理，裂缝一般会在间断点或缺陷位置萌生。
疲劳断裂机理包括三个阶段：裂纹萌生（阶段ⅰ）；稳定的裂缝扩展（阶段ⅱ）；突发的、不确定的、灾难性失效（阶段ⅲ）。在周期性应力下，阶段ⅱ的疲劳裂缝扩展指的是裂缝长度的稳定增长。塑封材料的裂纹扩展速率要远高于金属材料疲劳裂缝扩展的典型值（约3倍）。
5. 加速失效的因素
环境和材料的载荷和应力，如湿气、温度和污染物，会加速塑封器件的失效。塑封工艺正在封装失效中起到了关键作用，如湿气扩散系数、饱和湿气含量、离子扩散速率、热膨胀系数和塑封材料的吸湿膨胀系数等特性会极大地影响失效速率。导致失效加速的因素主要有潮气、温度、污染物和溶剂性环境、残余应力、自然环境应力、制造和组装载荷以及综合载荷应力条件。
潮气 能加速塑封微电子器件的分层、裂缝和腐蚀失效。在塑封器件中， 潮气是一个重要的失效加速因子。与潮气导致失效加速有关的机理包括粘结面退化、吸湿膨胀应力、水汽压力、离子迁移以及塑封料特性改变等等。潮气能够改变塑封料的玻璃化转变温度tg、弹性模量和体积电阻率等特性。
温度 是另一个关键的失效加速因子，通常利用与模塑料的玻璃化转变温度、各种材料的热膨胀洗漱以及由此引起的热-机械应力相关的温度等级来评估温度对封装失效的影响。温度对封装失效的另一个影响因素表现在会改变与温度相关的封装材料属性、湿气扩散系数和金属间扩散等失效。
污染物和溶剂性环境 污染物为失效的萌生和扩展提供了场所，污染源主要有大气污染物、湿气、助焊剂残留、塑封料中的不洁净例子、热退化产生的腐蚀性元素以及芯片黏结剂中排出的副产物（通常为环氧）。塑料封装体一般不会被腐蚀，但是湿气和污染物会在塑封料中扩散并达到金属部位，引起塑封器件内金属部分的腐蚀。
残余应力 芯片粘结会产生单于应力。应力水平的大小，主要取决于芯片粘接层的特性。由于模塑料的收缩大于其他封装材料， 因此模塑成型时产生的应力是相当大的。可以采用应力测试芯片来测定组装应力。
自然环境应力 在自然环境下，塑封料可能会发生降解。降解的特点是聚合键的断裂，常常是固体聚合物转变成包含单体、二聚体和其他低分子量种类的黏性液体。升高的温度和密闭的环境常常会加速降解。阳光中的紫外线和大气臭氧层是降解的强有力催化剂，可通过切断环氧树脂的分子链导致降解。将塑封器件与易诱发降解的环境隔离、采用具有抗降解能力的聚合物都是防止降解的方法。需要在湿热环境下工作的产品要求采用抗降解聚合物。
制造和组装载荷 制造和组装条件都有可能导致封装失效，包括高温、低温、温度变化、操作载荷以及因塑封料流动而在键合引线和芯片底座上施加的载荷。进行塑封器件组装时出现的爆米花现象就是一个典型的例子。
综合载荷应力条件 在制造、组装或者操作的过程中，诸如温度和湿气等失效加速因子常常是同时存在的。综合载荷和应力条件常常会进一步加速失效。这一特点常被应用于以缺陷部件筛选和易失效封装器件鉴别为目的的加速试验设计。
本文小结
本文主要讨论了封装缺陷和失效，包括引线变形、底座偏移、翘曲、芯片破裂、分层、空洞、不均匀封装、毛边、外来颗粒、不完全固化、爆米花和开裂等等。加速因子以及缺陷和失效的评估方法是确保塑封产品高质量和高可靠性的关键。
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