塑封体分层图片,傻白入门芯片设计,先进封装技术(五) -爱游戏平台

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简介:电子器件是一个非常复杂的系统,其封装过程的缺陷和失效也是非常复杂的。因此,研究封装缺陷和失效需要对封装过程有一个系统性的了解,这样才能从多个角度去分析缺陷产生的原因。

1. 封装缺陷与失效的研究方法论

封装的失效机理可以分为两类:过应力和磨损。过应力失效往往是瞬时的、灾难性的;磨损失效是长期的累积损坏,往往首先表示为性能退化,接着才是器件失效。失效的负载类型又可以分为机械、热、电气、辐射和化学负载等。

影响封装缺陷和失效的因素是多种多样的, 材料成分和属性、封装设计、环境条件和工艺参数等都会有所影响。确定影响因素和预防封装缺陷和失效的基本前提。影响因素可以通过试验或者模拟仿真的方法来确定,一般多采用物理模型法和数值参数法。对于更复杂的缺陷和失效机理,常常采用试差法确定关键的影响因素,但是这个方法需要较长的试验时间和设备修正,效率低、花费高。

在分析失效机理的过程中, 采用鱼骨图(因果图)展示影响因素是行业通用的方法。鱼骨图可以说明复杂的原因及影响因素和封装缺陷之间的关系,也可以区分多种原因并将其分门别类。生产应用中,有一类鱼骨图被称为6ms:从机器、方法、材料、量度、人力和自然力等六个维度分析影响因素。

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这一张图所示的是展示塑封芯片分层原因的鱼骨图,从设计、工艺、环境和材料四个方面进行了分析。通过鱼骨图,清晰地展现了所有的影响因素,为失效分析奠定了良好基础。

2. 引发失效的负载类型

如上一节所述,封装的负载类型可以分为机械、热、电气、辐射和化学负载。

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失效机理的分类

机械载荷:包括物理冲击、振动、填充颗粒在硅芯片上施加的应力(如收缩应力)和惯性力(如宇宙飞船的巨大加速度)等。材料对这些载荷的响应可能表现为弹性形变、塑性形变、翘曲、脆性或柔性断裂、界面分层、疲劳裂缝产生和扩展、蠕变以及蠕变开裂等等。

热载荷:包括芯片黏结剂固化时的高温、引线键合前的预加热、成型工艺、后固化、邻近元器件的再加工、浸焊、气相焊接和回流焊接等等。外部热载荷会使材料因热膨胀而发生尺寸变化,同时也会改变蠕变速率等物理属性。如发生热膨胀系数失配(cte失配)进而引发局部应力,并最终导致封装结构失效。过大的热载荷甚至可能会导致器件内易燃材料发生燃烧。

电载荷:包括突然的电冲击、电压不稳或电流传输时突然的振荡(如接地不良)而引起的电流波动、静电放电、过电应力等。这些外部电载荷可能导致介质击穿、电压表面击穿、电能的热损耗或电迁移。也可能增加电解腐蚀、树枝状结晶生长,引起漏电流、热致退化等。

化学载荷:包括化学使用环境导致的腐蚀、氧化和离子表面枝晶生长。由于湿气能通过塑封料渗透,因此在潮湿环境下湿气是影响塑封器件的主要问题。被塑封料吸收的湿气能将塑封料中的催化剂残留萃取出来,形成副产物进入芯片粘接的金属底座、半导体材料和各种界面,诱发导致器件性能退化甚至失效。例如,组装后残留在器件上的助焊剂会通过塑封料迁移到芯片表面。在高频电路中,介质属性的细微变化(如吸潮后的介电常数、耗散因子等的变化)都非常关键。在高电压转换器等器件中,封装体击穿电压的变化非常关键。此外,一些环氧聚酰胺和聚氨酯如若长期暴露在高温高湿环境中也会引起降解(有时也称为“逆转”)。通常采用加速试验来鉴定塑封料是否易发生该种失效。

需要注意的是,当施加不同类型载荷的时候,各种失效机理可能同时在塑封器件上产生交互作用。例如,热载荷会使封装体结构内相邻材料间发生热膨胀系数失配,从而引起机械失效。其他的交互作用,包括应力辅助腐蚀、应力腐蚀裂纹、场致金属迁移、钝化层和电解质层裂缝、湿热导致的封装体开裂以及温度导致的化学反应加速等等。在这些情况下,失效机理的综合影响并不一定等于个体影响的总和。

3. 封装缺陷的分类

封装缺陷主要包括引线变形、底座偏移、翘曲、芯片破裂、分层、空洞、不均匀封装、毛边、外来颗粒和不完全固化等。

3.1 引线变形

引线变形通常指塑封料流动过程中引起的引线位移或者变形,通常采用引线最大横向位移x与引线长度l之间的比值x/l来表示。引线弯曲可能会导致电器短路(特别是在高密度i/o器件封装中)。有时,弯曲产生的应力会导致键合点开裂或键合强度下降。

影响引线键合的因素包括封装设计、引线布局、引线材料与尺寸、模塑料属性、引线键合工艺和封装工艺等。影响引线弯曲的引线参数包括引线直径、引线长度、引线断裂载荷和引线密度等等。

3.2 底座偏移

底座偏移指的是支撑芯片的载体(芯片底座)出现变形和偏移

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如图所示为塑封料导致的底座偏移,此时,上下层模塑腔体内不均匀的塑封料流动会导致底座偏移。

影响底座偏移的因素包括塑封料的流动性、引线框架的组装设计以及塑封料和引线框架的材料属性。薄型小尺寸封装(tsop)和薄型方形扁平封装(tqfp)等封装器件由于引线框架较薄,容易发生底座偏移和引脚变形。

3.3 翘曲

翘曲是指封装器件在平面外的弯曲和变形。因塑封工艺而引起的翘曲会导致如分层和芯片开裂等一系列的可靠性问题。 翘曲也会导致一系列的制造问题,如在塑封球栅阵列(pbga)器件中,翘曲会导致焊料球共面性差,使器件在组装到印刷电路板的回流焊过程中发生贴装问题。

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翘曲模式包括内凹、外凸和组合模式三种。在半导体公司中,有时候会把内凹称为“笑脸”,外凸称为“哭脸”。

导致翘曲的原因主要包括cte失配和固化/压缩收缩。后者一开始并没有受到太多的关注,深入研究发现,模塑料的化学收缩在ic器件的翘曲中也扮演着重要角色,尤其是在芯片上下两侧厚度不同的封装器件上。在固化和后固化的过程中,塑封料在高固化温度下将发生化学收缩,被称为“热化学收缩”。通过提高玻璃化转变温度和降低tg附近的热膨胀系数变化,可以减小固化过程中发生的化学收缩。

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导致翘曲的因素还包括诸如塑封料成分、模塑料湿气、封装的几何结构等等。通过对塑封材料和成分、工艺参数、封装结构和封装前环境的把控,可以将封装翘曲降低到最小。在某些情况下,可以通过封装电子组件的背面来进行翘曲的补偿。例如,大陶瓷电路板或多层板的外部连接位于同一侧,对他们进行背面封装可以减小翘曲。

3.4 芯片破裂

封装工艺中产生的应力会导致芯片破裂。封装工艺通常会加重前道组装工艺中形成的微裂缝。晶圆或芯片减薄、背面研磨以及芯片粘结都是可能导致芯片裂缝萌生的步骤。

破裂的、机械失效的芯片不一定会发生电气失效。芯片破裂是否会导致器件的瞬间电气失效还取决于裂缝的生长路径。例如,若裂缝出现在芯片的背面,可能不会影响到任何敏感结构。

因为硅晶圆比较薄且脆,晶圆级封装更容易发生芯片破裂。因此,必须严格控制转移成型工艺中的夹持压力和成型转换压力等工艺参数,以防止芯片破裂。3d堆叠封装中因叠层工艺而容易出现芯片破裂。在3d封装中影响芯片破裂的设计因素包括芯片叠层结构、基板厚度、模塑体积和模套厚度等。

3.5 分层

分层或粘结不牢指的是在塑封料和其相邻材料界面之间的分离。分层位置可能发生在塑封微电子器件中的任何区域;同时也可能发生在封装工艺、后封装制造阶段或者器件使用阶段。

封装工艺导致的不良粘接界面是引起分层的主要因素。界面空洞、封装时的表面污染和固化不完全都会导致粘接不良。其他影响因素还包括固化和冷却时收缩应力与翘曲。在冷却过程中,塑封料和相邻材料之间的cte不匹配也会导致热-机械应力,从而导致分层。

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可以根据界面类型对分层进行分类

3.6 空洞

封装工艺中,气泡嵌入环氧材料中形成了空洞,空洞可以发生在封装工艺过程中的任意阶段,包括转移成型、填充、灌封和塑封料至于空气环境下的印刷。通过最小化空气量,如排空或者抽真空,可以减少空洞。有报道采用的真空压力范围为1~300torr(一个大气压为760torr)。

填模仿真分析认为,是底部熔体前沿与芯片接触,导致了流动性受到阻碍。部分熔体前沿向上流动并通过芯片外围的大开口区域填充半模顶部。新形成的熔体前沿和吸附的熔体前沿进入半模顶部区域,从而形成起泡。

3.7 不均匀封装

非均匀的塑封体厚度会导致翘曲和分层。传统的封装技术,诸如转移成型、压力成型和灌注封装技术等,不易产生厚度不均匀的封装缺陷。晶圆级封装因其工艺特点,而特别容易导致不均匀的塑封厚度。

为了确保获得均匀的塑封层厚度,应固定晶圆载体使其倾斜度最小以便于刮刀安装。此外,需要进行刮刀位置控制以确保刮刀压力稳定,从而得到均匀的塑封层厚度。

在硬化前,当填充粒子在塑封料中的局部区域聚集并形成不均匀分布时,会导致不同质或不均匀的材料组成。塑封料的不充分混合将会导致封装灌封过程中不同质现象的发生。

3.8 毛边

毛边是指在塑封成型工艺中通过分型线并沉积在器件引脚上的模塑料。

夹持压力不足是产生毛边的主要原因。如果引脚上的模料残留没有及时清除,将导致组装阶段产生各种问题。例如,在下一个封装阶段中键合或者黏附不充分。树脂泄漏是较稀疏的毛边形式。

3.9 外来颗粒

在封装工艺中,封装材料若暴露在污染的环境、设备或者材料中,外来粒子就会在封装中扩散并聚集在封装内的金属部位上(如ic芯片和引线键合点),从而导致腐蚀和其他的后续可靠性问题。

3.10 不完全固化

固化时间不足或者固化温度偏低都会导致不完全固化。另外,在两种封装料的灌注中,混合比例的轻微偏移都将导致不完全固化。为了最大化实现封装材料的特性,必须确保封装材料完全固化。在很多封装方法中,允许采用后固化的方法确保封装材料的完全固化。而且要注意保证封装料比例的精确配比。

4. 封装失效的分类

在封装组装阶段或者器件使用阶段,都会发生封装失效。特别是当封装微电子器件组装到印刷电路板上时更容易发生,该阶段器件需要承受高的回流温度,会导致塑封料界面分层或者破裂。

4.1 分层

如上一节所述,分层是指塑封材料在粘接界面处与相邻的材料分离。可能导致分层的外部载荷和应力包括水汽、湿气、温度以及它们的共同作用。

在组装阶段常常发生的一类分层被称为水汽诱导(或蒸汽诱导)分层,其失效机理主要是相对高温下的水汽压力。在封装器件被组装到印刷电路板上的时候,为使焊料融化温度需要达到220℃甚至更高,这远高于模塑料的玻璃化转变温度(约110~200℃)。在回流高温下,塑封料与金属界面之间存在的水汽蒸发形成水蒸气,产生的蒸汽压与材料间热失配、吸湿膨胀引起的应力等因素共同作用,最终导致界面粘接不牢或分层,甚至导致封装体的破裂。无铅焊料相比传统铅基焊料,其回流温度更高,更容易发生分层问题。

吸湿膨胀系数(che),又称湿气膨胀系数(cme)

湿气扩散到封装界面的失效机理是水汽和湿气引起分层的重要因素。湿气可通过封装体扩散,或者沿着引线框架和模塑料的界面扩散。研究发现,当模塑料和引线框架界面之间具有良好粘接时,湿气主要通过塑封体进入封装内部。但是,当这个粘结界面因封装工艺不良(如键合温度引起的氧化、应力释放不充分引起的引线框架翘曲或者过度修剪和形式应力等)而退化时,在封装轮廓上会形成分层和微裂缝,并且湿气或者水汽将易于沿这一路径扩散。更糟糕的是,湿气会导致极性环氧黏结剂的水合作用,从而弱化和降低界面的化学键合。

表面清洁是实现良好粘结的关键要求。表面氧化常常导致分层的发生(如上一篇中所提到的例子),如铜合金引线框架暴露在高温下就常常导致分层。氮气或其他合成气体的存在,有利于避免氧化。

模塑料中的润滑剂和附着力促进剂会促进分层。润滑剂可以帮助模塑料与模具型腔分离,但会增加界面分层的风险。另一方面,附着力促进剂可以确保模塑料和芯片界面之间的良好粘结,但却难以从模具型腔内清除。

分层不仅为水汽扩散提供了路径,也是树脂裂缝的源头。分层界面是裂缝萌生的位置,当承受交大外部载荷的时候,裂缝会通过树脂扩展。研究表明,发生在芯片底座地面和树脂之间的分层最容易引起树脂裂缝,其它位置出现的界面分层对树脂裂缝的影响较小。

4.2 气相诱导裂缝(爆米花现象)

水汽诱导分层进一步发展会导致气相诱导裂缝。当封装体内水汽通过裂缝逃逸时会产生爆裂声,和爆米花的声音非常像,因此又被称为爆米花现象。裂缝常常从芯片底座向塑封底面扩展。在焊接后的电路板中,外观检查难以发现这些裂缝。qfp和tqfp等大而薄的塑封形式最容易产生爆米花现象;此外也容易发生在芯片底座面积与器件面积之比较大、芯片底座面积与最小塑封料厚度之比较大的的器件中。爆米花现象可能会伴随其他问题,包括键合球从键合盘上断裂以及键合球下面的硅凹坑等。

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塑封器件内的裂缝通常起源于引线框架上的应力集中区(如边缘和毛边),并且在最薄塑封区域内扩展。毛边是引线框架表面在冲压工艺中产生的小尺寸变形,改变冲压方向使毛边位于引线框架顶部,或者刻蚀引线框架(模压)都可以减少裂缝。

减少塑封器件内的湿气是降低爆米花现象的关键。常采用高温烘烤的方法减少塑封器件内的湿气。前人研究发现,封装内允许的安全湿气含量约为1100×10^-6(0.11 wt.%)。在125℃下烘烤24h,可以充分去除封装内吸收的湿气。

4.3 脆性断裂

脆性断裂经常发生在低屈服强度和非弹性材料中(如硅芯片)。到材料受到过应力作用时,突然的、灾难性的裂缝扩展会起源于如空洞、夹杂物或不连续等微小缺陷。

4.4 韧性断裂

塑封材料容易发生脆性和韧性两种断裂模式,主要取决于环境和材料因素,包括温度、聚合树脂的黏塑特性和填充载荷。即使在含有脆性硅填料的高加载塑封材料中,因聚合树脂的黏塑特性,仍然可能发生韧性断裂。

4.5 疲劳断裂

塑封料遭受到极限强度范围内的周期性应力作用时,会因累积的疲劳断裂而断裂。施加到塑封材料上的湿、热、机械或综合载荷,都会产生循环应力。疲劳失效是一种磨损失效机理,裂缝一般会在间断点或缺陷位置萌生。

疲劳断裂机理包括三个阶段:裂纹萌生(阶段ⅰ);稳定的裂缝扩展(阶段ⅱ);突发的、不确定的、灾难性失效(阶段ⅲ)。在周期性应力下,阶段ⅱ的疲劳裂缝扩展指的是裂缝长度的稳定增长。塑封材料的裂纹扩展速率要远高于金属材料疲劳裂缝扩展的典型值(约3倍)。

5. 加速失效的因素

环境和材料的载荷和应力,如湿气、温度和污染物,会加速塑封器件的失效。塑封工艺正在封装失效中起到了关键作用,如湿气扩散系数、饱和湿气含量、离子扩散速率、热膨胀系数和塑封材料的吸湿膨胀系数等特性会极大地影响失效速率。导致失效加速的因素主要有潮气、温度、污染物和溶剂性环境、残余应力、自然环境应力、制造和组装载荷以及综合载荷应力条件。

潮气 能加速塑封微电子器件的分层、裂缝和腐蚀失效。在塑封器件中, 潮气是一个重要的失效加速因子。与潮气导致失效加速有关的机理包括粘结面退化、吸湿膨胀应力、水汽压力、离子迁移以及塑封料特性改变等等。潮气能够改变塑封料的玻璃化转变温度tg、弹性模量和体积电阻率等特性。

温度 是另一个关键的失效加速因子,通常利用与模塑料的玻璃化转变温度、各种材料的热膨胀洗漱以及由此引起的热-机械应力相关的温度等级来评估温度对封装失效的影响。温度对封装失效的另一个影响因素表现在会改变与温度相关的封装材料属性、湿气扩散系数和金属间扩散等失效。

污染物和溶剂性环境 污染物为失效的萌生和扩展提供了场所,污染源主要有大气污染物、湿气、助焊剂残留、塑封料中的不洁净例子、热退化产生的腐蚀性元素以及芯片黏结剂中排出的副产物(通常为环氧)。塑料封装体一般不会被腐蚀,但是湿气和污染物会在塑封料中扩散并达到金属部位,引起塑封器件内金属部分的腐蚀。

残余应力 芯片粘结会产生单于应力。应力水平的大小,主要取决于芯片粘接层的特性。由于模塑料的收缩大于其他封装材料, 因此模塑成型时产生的应力是相当大的。可以采用应力测试芯片来测定组装应力。

自然环境应力 在自然环境下,塑封料可能会发生降解。降解的特点是聚合键的断裂,常常是固体聚合物转变成包含单体、二聚体和其他低分子量种类的黏性液体。升高的温度和密闭的环境常常会加速降解。阳光中的紫外线和大气臭氧层是降解的强有力催化剂,可通过切断环氧树脂的分子链导致降解。将塑封器件与易诱发降解的环境隔离、采用具有抗降解能力的聚合物都是防止降解的方法。需要在湿热环境下工作的产品要求采用抗降解聚合物。

制造和组装载荷 制造和组装条件都有可能导致封装失效,包括高温、低温、温度变化、操作载荷以及因塑封料流动而在键合引线和芯片底座上施加的载荷。进行塑封器件组装时出现的爆米花现象就是一个典型的例子。

综合载荷应力条件 在制造、组装或者操作的过程中,诸如温度和湿气等失效加速因子常常是同时存在的。综合载荷和应力条件常常会进一步加速失效。这一特点常被应用于以缺陷部件筛选和易失效封装器件鉴别为目的的加速试验设计。

本文小结

本文主要讨论了封装缺陷和失效,包括引线变形、底座偏移、翘曲、芯片破裂、分层、空洞、不均匀封装、毛边、外来颗粒、不完全固化、爆米花和开裂等等。加速因子以及缺陷和失效的评估方法是确保塑封产品高质量和高可靠性的关键。

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集成电路芯片与封装之间是不可分割的整体。没有一个芯片可以不用封装就能正常工作,封装对芯片来说是必不可少的,随着ic生产技术的进步,封装技术也不断更新换代,每一代ic都与新一代的ic封装技术紧密相连。

目录

一、什么是封装?

二、传统封装

三、先进封装

(1)倒装芯片(fc)技术

(2)晶圆级封装(wlp)技术

(3)平板级封装(plp)技术

(4)微系统封装技术(micro system packaging)

四、半导体封装市场窥探

一、什么是封装?

封装(package)顾名思义它是将一些物体进行包裹和封闭。在集成电路中则是指将裸片(die)固定到承接基板上,同时完成一些连接并引出管脚,进而包装成一个完整的芯片。

芯片进行封装的主要目的是对芯片进行保护,同时也要确保芯片经过封装之后应当满足集成电路芯片内部电路和外部系统的电气连接。其次也起着固定、密封的作用,为芯片提供一个长期稳定可靠的工作环境,而且可以增强芯片电热性能,保证芯片正常工作的高稳定性和可靠性。

芯片封装的主要功能作用可概括为以下几点:

????????(1). 传递电能。所有电子产品都以电为能源,电能的传递包括电源电压的分配和导通,在封装过程中对于电能传递的主要考量是将不同部位的器件和模块所需的不同大小的电压进行恰当的分配,以避免不必要的电损耗,同时兼顾考虑地线分配问题。电能的传送必须经过线路的连接才能实现,这是芯片封装的主要功能作用。

????????(2). 传递电信号。集成电路产生的电信号或外部输入的电信号,需通过封装将不同层之间的线路传递到正确的位置,这些线路不仅要保证电信号的延迟尽可能小,而且还要保证传递的路径达到最短。因此在经过芯片封装使各线路连接后,各电子组件间的电信号传递既有效也高效。

????????(3). 散热。集成电路的各元器件、部件、模块在长时间工作时会产生一定的热量。芯片封装就是利用封装材料良好的导热性能将电路间产生的热量有效地散失,使芯片在合适的工作温度下正常工作并达到各项性能指标的要求,不致因工作环境温度积累过高而造成电路的毁损。

????????(4). 电路保护。有效的电路保护不仅需要为芯片和其他连接部件之间提供可靠的机械支撑,而且还要确保精细的集成电路不受外界物质的污染。芯片封装为集成电路的稳定性和可靠性提供了良好的结构性保护和支持。

????????(5). 系统集成。多个芯片可以通过封装工艺集成整合为一,科学的封装工艺不仅减少了电路之间连接的焊点数量,而且可以显著减小封装体积和重量,同时缩短组件之间的连接线路,整体提高了集成电路的电性能。 集成电路封装技术的发展可分为四个阶段:

第一阶段是80年代之前的元件插装,特点是用针脚引出电极连通电信号,主要包括直插型封装(dip)等技术; 第二阶段是80年代中期的表面贴装,特点是用更细更短板的引线代替针脚,直接贴装至印刷电路板(pcb),主要包括小外形封装(sop)等封装技术; 第三阶段是90年代的面积阵列封装,特点是用体积更小的焊球点代替引线,通过芯片倒扣的方式进行倒装,提升封装密度,主要包括球栅阵列封装(bga)、芯片尺寸封装(csp)、倒装芯片(flipchip)等封装技术; 第四阶段是2000年以来的先进封装,特点是采用堆叠、异质整合(指将不同类型、功能的芯片整合在同一封装体内)等技术,主要包括晶圆级封装(wlp)、硅通孔(tsv)、2.5d封装、3d封装、系统级封装(sip)等封装技术。应该看到,先进封装以“更高效率、更低成本、更好性能”为主要目标,以“小型化、轻薄化、窄间距、高集成度”为主要特征,能够提高设计、加工效率,减少设计成本,是未来封装技术发展的主要方向。

二、传统封装

传统封装概念从最初的三极管直插时期开始产生。传统封装过程如下:将晶圆(wafer)切割为晶粒(die)后,使晶粒贴合到相应的基板架的小岛(leadframepad)上,再利用导线将晶片的接合焊盘与基板的引脚相连,实现电气连接,最后用外壳加以保护。典型封装方式有dip、sop、qfp等。

尽管表面贴装封装比通孔插装封装具有很多的优势,但由于表面贴装封装在pcb上的安装密度高,对散热的要求更高;同时,由于器件与pcb的热膨胀系数(cte)不同,容易造成焊点处出现裂纹甚至开裂。最严重的是塑封体的吸湿问题,由于表面贴装封装在焊接时塑封体整体受热,容易造成塑封体吸收的水汽受热膨胀而产生内部分层现象,严重时可能产生塑封体爆裂。

由此可见,表面贴装封装与通孔插装封装相比,区别不仅是外形的不同,也是对集成电路芯片设计、封装结构设计、封装材料、检测技术和相应的设备提出了更高的要求

当然,通孔插装类封装具有焊接方便、可靠性好、易于维修、对材料湿气敏感要求低、散热性能好、功率大等特点,通常使用在对体积要求不严苛的场合,也可用于大功率器件的封装。因此,到目前为止,通孔插装类封装仍占据着一定的市场份额。

三、先进封装

进入21世纪,随着半导体技术逐渐逼近硅工艺尺寸的极限,半导体技术进入“后摩尔定律”时代,先进封装技术得到了空前发展。出现于20世纪末的多芯片组件(mcm)封装、系统级封装(sip)、三维立体(3d)封装和芯片尺寸封装等技术快速发展,并被广泛应用。同时,系统级芯片(soc)封装、微机电系统(mems)封装、硅通孔(tsv)技术、凸点制作(bumping)、表面活化室温连接(sab)等技术实现了新的突破,并已实现批量生产。

先进封装主要是指:倒装(flipchip)、凸块(bumping)、晶圆级封装(wafer level package)、2.5d封装(interposer,rdl等)、3d封装(tsv)等技术。

(1)倒装芯片(fc)技术

flipchip指的是芯片倒装,以往的封装技术都是将芯片的有源区面朝上,背对基板贴装键合。而flipchip则将芯片有源区面对着基板,通过芯片上呈阵列排列的焊料凸点(bumping)实现芯片与基板的互联。其工艺过程为:先在芯片上制作金属凸点,然后将芯片面朝下利用焊料直接与基板相连,通常会使用底部填充(underfill)树脂对热应力进行再分布来提高可靠性。其优点是封装面积减小,引线互连长度缩短,引脚数量增加。

传统封装和先进封装结构对比

(2)晶圆级封装(wlp)技术

在传统封装概念中,晶圆是先被切割成小的晶粒,之后再进行连接和塑封。而晶圆级封装(wafer-level packaging(wlp))工序恰好相反,是直接以圆片为加工对象,同时对圆片上的众多芯片进行封装及测试,最后切割成单颗成品,可以直接贴装到基板或pcb上,其中主要工艺为再布线(rdl)技术,包括溅射、光刻、电镀等工序。wlp封装时裸片还在晶圆上,一般来说,wlp是一种无基板封装。wlp利用由布线层(routing layers)或重新布线层(rdl)构成的薄膜来代替基板,该薄膜在封装中提供电气连接。rdl不会直接与电路板连接。相反,wlp会在封装体底部使用锡球,从而将rdl连接到电路板。具备两大优势:(1)将芯片 i/o 分布在 ic 芯片的整个表面,使得芯片尺寸达到微型化的极限。(2)直接在晶圆片上对众多芯片封装、老化、测试,从而减少常规工艺流程,提高封装效率。

扇入型封装、倒装芯片与扇出型封装技术的比较

wlp封装与传统封装的区别在于,封装和测试程序直接在晶圆上进行,然后进行切割。根据引线方式的不同,wlp封装分为扇入式(wlcsp)和扇出式(fow-lp)。与传统封装技术相比,wlp具有成本低、散热性能好、体积小等优点。另一个显著的优点是采用了批处理操作。因此,晶圆尺寸越大,芯片尺寸越小,封装效率越高,封装成本越低。

????????a. 扇入型封装(fan-in wlp):是在 wafer 未进行切片前对 wafer 进行封装,之后再进行切片分割,完成后的封装大小和芯片尺寸一致,该结构的芯片面积尺寸和最终的封装体面积尺寸为标准的1:1,扇入式 wlp 是一种独特的封装形式,并具有真正裸片尺寸的显著特点。具有扇入设计的 wlp 通常用于低输入/输出(i/o)数量(一般小于 400)和较小裸片尺寸的工艺当中。

????????b. 扇出型封装(fan-out wlp)技术:初始用于将独立的裸片重新组装或重新配置到晶圆工艺中,并以此为基础,通过批量处理、构建和金属化结构,如传统的扇入式?wlp?后端处理,以形成最终封装。其工艺过程为先将芯片作切割分离,将芯片重新布局到一块人工晶圆上,然后将芯片正面朝下黏于载具(carrier)上,并且芯片间距要符合电路设计的节距(pitch)规格,接着进行封胶(molding)后形成面板(panel),后续将封胶面板与载具分离,可实现在芯片范围外延伸rd以容纳更多的i/o数。

随着金线价格的上涨,一些公司也正在考虑采用 wlp 作为低成本替代方案,而不是采用引线键合封装(可以参考这篇文章,较为详细的介绍了芯片键合技术,包括引线键合、fc技术及tab:(19条消息) 傻白入门芯片设计,芯片键合(die bonding)(四)_好啊啊啊啊的博客-csdn博客),尤其是针对更高引脚数的器件。最近几年中,wlp 也已经被广泛用于图像传感器的应用中。目前,硅通孔(tsv)技术已被纳入用于封装图像传感器的 wlp 爱游戏平台的解决方案。其他更新的封装技术也在逐渐发展,并与现有的 wlp 技术进行整合,例如三维(3d)集成技术。

(3)平板级封装(plp)技术

plp:全称panel-levelpackaging,平板级封装,封装方法与fowlp类似,只不过将晶粒重组于更大的矩形面板上,而不是圆形的晶圆。更大的面积意味着节约更多的成本,更高的封装效率。而且切割的晶粒为方形,晶圆封装会导致边角面积的浪费,矩形面板恰恰解决了浪费问题。但也对光刻及对准提出了更高的要求。

(4)微系统封装技术(micro system packaging)

微系统封装技术是指将多个功能芯片,用必要的配件和装配平台,按照系统最优的原则进行集成、组合,从而构成应用产品的封装技术。微系统是以微电子技术、射频技术、无线电技术、光学(或光电子学)技术、微机电系统(mems)等技术为核心,从系统工程的高度出发,通过包封、互连等微细加工技术,在框架、基板等载体上制造、装配、集成出微小化的功能装置。微系统封装技术,根据其微系统定义的不同,分为微电子封装技术、射频封装技术、光电子封装技术、微机电系统封装技术和多功能系统集成封装技术等多个方面的封装技术。

在整个mems生态系统中,mems封装发展迅速,晶圆级和3d集成越来越重要。主要的趋势是为低温晶圆键合等单芯片集成开发出与cmos兼容的mems制造工艺。另一个新趋势是裸片叠层应用于低成本无铅半导体封装,这种技术可为量产带来更低的成本和更小的引脚封装。但是,mems器件的cmos和3d集成给建模、测试和可靠性带来挑战。

2.5d封装和3d封装详见:

(6条消息) 傻白入门芯片设计,芯片键合(die bonding)(四)_好啊啊啊啊的博客-csdn博客_die attach 设备

傻白入门芯片设计,先进封装技术(五)_好啊啊啊啊的博客-csdn博客

(6条消息) 傻白入门芯片设计,典型的2d/2d /2.5d/3d封装技术(六)_好啊啊啊啊的博客-csdn博客

(18条消息) 傻白入门芯片设计,rdl/interposer/emib/tsv(三)_好啊啊啊啊的博客-csdn博客

四、半导体封装市场窥探

近年来,全球半导体封装市场规模增长明显,主要特征:

①据市场研究机构 yole developpment 的数据,2021 年全球封装市场规模约约达 777 亿美元,2025年有望将达到 850 亿美元。市场集中度较为明显,前十大厂商市场份额约为 80%。

② 如图 2 所示,在这一进程中,先进封装价值得到日益显现,并成为全球竞逐的焦点:随着国际代工模式的兴起,封装行业迎来了良好的发展机遇,2021 年全球先进封装市场占比达到整体集成电路封装服务的 45%,年营业收入约为 350 亿美元。

③ 如图 3 所示,倒装芯片技术市场比重将长期维持较高份额,包括晶圆级封装技术(包括 fan-out技术)、硅通孔、系统级封装等封装技术未来增长空间广阔。

?④ 纵观全球封装市场,亚太地区已经成为全球集成电路封装测试业的产能集聚地,并吸引了半导体整体产能的转移。

⑤ 随着全球封装业的资源协同,先进封装业转向技术输出,从目前全球半导体行业的趋势来看,发展先进封装势在必行。

参考资料:(还有师兄的ppt和讲稿)

先进封装推动半导体产业发展_王若达(论文)

传统封装 vs 先进封装核心技术 (baidu.com)

首先需要了解晶元然后才是ic芯片。ic设计有工程师的水平和性格决定,首先需要遵循其行业规范这样便于兼容性开发,仿真软件开始绘图使用硬件语言hdl将电路描述出来,常用的有hdl和verilog,vhdl,程式码描述一颗ic的功能表接着对其进行检测修改,将符合逻辑或者数学原理的程式码用hdl code放入电子设计自动化工具eda tool让电脑将其hdl code转化成逻辑电路,生产出符合规格的电路图,反复测试逻辑闸。

制造单晶的晶元——堆叠的硅片——分层的逐步架构 先有晶圆作为地基,设计图再层层往上叠的芯片制造流程后,就可产出必要的 ic 芯片。

在 ic 生产流程中,ic 多数由专业 ic 设计公司进行规划、设计。像是联发科、高通、intel 等知名大厂,都自行设计各自的 ic 芯片,提供不同规格、效能的芯片给下游厂商选择。因为 ic 是由各厂自行设计,所以 ic 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而工程师们在设计一颗 ic 芯片时,究竟有那些步骤?设计流程可以简单分成如下:

设计第一步:订定目标 在ic 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。ic 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。

规格制定的第一步便是确定 ic 的目的、效能为何,对大方向做设定。接着是察看有哪些协定要符合,像无线网卡的芯片就需要符合 ieee 802.11 等规範,不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。最后则是确立这颗 ic 的实作方法,将不同功能分配成不同的单元,并确立不同单元间连结的方法,如此便完成规格的制定。

设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在 ic 芯片中,便是使用硬体描述语言(hdl)将电路描写出来。常使用的 hdl 有 verilog、vhdl 等,藉由程式码便可轻易地将一颗 ic 地功能表达出来。接着就是检查程式功能的正确性并持续修改,直到它满足期望的功能为止。 32 bits 加法器的 verilog 范例。

有了电脑,事情都变得容易。有了完整规画后,接下来便是画出平面的设计蓝图。在 ic 设计中,逻辑合成这个步骤便是将确定无误的 hdl code,放入电子设计自动化工具(eda tool),让电脑将 hdl code 转换成逻辑电路,产生如下的电路图。之后,反覆的确定此逻辑闸设计图是否符合规格并修改,直到功能正确为止。 控制单元合成后的结果。

最后,将合成完的程式码再放入另一套 eda tool,进行电路布局与绕线(place and route)。在经过不断的检测后,便会形成如下的电路图。图中可以看到蓝、红、绿、黄等不同颜色,每种不同的颜色就代表着一张光罩。至于光罩究竟要如何运用呢?

常用的演算芯片- fft 芯片,完成电路布局与绕线的结果。

层层光罩,叠起一颗芯片 首先,目前已经知道一颗 ic 会产生多张的光罩,这些光罩有上下层的分别,每层有各自的任务。下图为简单的光罩例子,以积体电路中最基本的元件 cmos 为範例,cmos 全名为互补式金属氧化物半导体(complementary metal–oxide–semiconductor),也就是将 nmos 和 pmos 两者做结合,形成 cmos。至于什么是金属氧化物半导体(mos)?这种在芯片中广泛使用的元件比较难说明,一般读者也较难弄清,在这裡就不多加细究。

下图中左边就是经过电路布局与绕线后形成的电路图,在前面已经知道每种颜色便代表一张光罩。右边则是将每张光罩摊开的样子。制作是,便由底层开始,依循上一篇 ic 芯片的制造中所提的方法,逐层制作,最后便会产生期望的芯片了。

至此,对于 ic 设计应该有初步的了解,整体看来就很清楚 ic 设计是一门非常复杂的专业,也多亏了电脑辅助软体的成熟,让 ic 设计得以加速。ic 设计厂十分依赖工程师的智慧,这裡所述的每个步骤都有其专门的知识,皆可独立成多门专业的课程,像是撰写硬体描述语言就不单纯的只需要熟悉程式语言,还需要了解逻辑电路是如何运作、如何将所需的演算法转换成程式、合成软体是如何将程式转换成逻辑闸等问题。 什么是晶圆: 在半导体的新闻中,总是会提到以尺寸标示的晶圆厂,如 8 寸或是 12 寸晶圆厂,然而,所谓的晶圆到底是什么东西?其中 8 寸指的是什么部分?要产出大尺寸的晶圆制造又有什么难度呢?以下将逐步介绍半导体最重要的基础——「晶圆」到底是什么。

晶圆(wafer)是制造各式电脑芯片的基础。我们可以将芯片制造比拟成用乐高积木盖房子,藉由一层又一层的堆叠,完成自己期望的造型(也就是各式芯片)。对芯片制造来说,这个基板就是接下来将描述的晶圆。

首先,先回想一下小时候在玩乐高积木时,积木的表面都会有一个一个小小圆型的凸出物,藉由这个构造,我们可将两块积木稳固的叠在一起,且不需使用胶水。芯片制造,也是以类似这样的方式,将后续添加的原子和基板固定在一起。因此,我们需要寻找表面整齐的基板,以满足后续制造所需的条件。

在固体材料中,有一种特殊的晶体结构──单晶(monocrystalline)。它具有原子一个接着一个紧密排列在一起的特性,可以形成一个平整的原子表层。因此,采用单晶做成晶圆,便可以满足以上的需求。然而,该如何产生这样的材料呢,主要有二个步骤,分别为纯化以及拉晶,之后便能完成这样的材料。 晶圆制造流程视频如下: 如何制造单晶的晶圆 纯化分成两个阶段,第一步是冶金级纯化,此一过程主要是加入碳,以氧化还原的方式,将氧化硅转换成 98% 以上纯度的硅。大部份的金属提炼,像是铁或铜等金属,皆是采用这样的方式获得足够纯度的金属。但是,98% 对于芯片制造来说依旧不够,仍需要进一步提升。因此,将再进一步采用西门子制程(siemens process)作纯化,如此,将获得半导体制程所需的高纯度多晶硅。 硅柱制造流程(source: wikipedia) 接着,就是拉晶的步骤。首先,将前面所获得的高纯度多晶硅融化,形成液态的硅。之后,以单晶的硅种(seed)和液体表面接触,一边旋转一边缓慢的向上拉起。至于为何需要单晶的硅种,是因为硅原子排列就和人排队一样,会需要排头让后来的人该如何正确的排列,硅种便是重要的排头,让后来的原子知道该如何排队。最后,待离开液面的硅原子凝固后,排列整齐的单晶硅柱便完成了。 单晶硅柱(souse:wikipedia) 然而,8寸、12寸又代表什么东西呢?他指的是我们产生的晶柱,长得像铅笔笔桿的部分,表面经过处理并切成薄圆片后的直径。至于制造大尺寸晶圆又有什么难度呢?如前面所说,晶柱的制作过程就像是在做棉花糖一样,一边旋转一边成型。有制作过棉花糖的话,应该都知道要做出大而且扎实的棉花糖是相当困难的,而拉晶的过程也是一样,旋转拉起的速度以及温度的控制都会影响到晶柱的品质。也因此,尺寸愈大时,拉晶对速度与温度的要求就更高,因此要做出高品质 12 寸晶圆的难度就比 8 寸晶圆还来得高。

只是,一整条的硅柱并无法做成芯片制造的基板,为了产生一片一片的硅晶圆,接着需要以钻石刀将硅晶柱横向切成圆片,圆片再经由抛光便可形成芯片制造所需的硅晶圆。经过这么多步骤,芯片基板的制造便大功告成,下一步便是堆叠房子的步骤,也就是芯片制造。至于该如何制作芯片呢?

层层堆叠打造的芯片 在介绍过硅晶圆是什么东西后,同时,也知道制造 ic 芯片就像是用乐高积木盖房子一样,藉由一层又一层的堆叠,创造自己所期望的造型。然而,盖房子有相当多的步骤,ic 制造也是一样,制造 ic 究竟有哪些步骤?本文将就 ic 芯片制造的流程做介绍。

在开始前,我们要先认识 ic 芯片是什么。ic,全名积体电路(integrated circuit),由它的命名可知它是将设计好的电路,以堆叠的方式组合起来。藉由这个方法,我们可以减少连接电路时所需耗费的面积。下图为 ic 电路的 3d 图,从图中可以看出它的结构就像房子的樑和柱,一层一层堆叠,这也就是为何会将 ic 制造比拟成盖房子。

ic 芯片的 3d 剖面图。 从 ic 芯片的 3d 剖面图来看,底部深蓝色的部分就是上一篇介绍的晶圆,从这张图可以更明确的知道,晶圆基板在芯片中扮演的角色是何等重要。至于红色以及土黄色的部分,则是于 ic 制作时要完成的地方。

首先,在这裡可以将红色的部分比拟成高楼中的一楼大厅。一楼大厅,是一栋房子的门户,出入都由这裡,在掌握交通下通常会有较多的机能性。因此,和其他楼层相比,在兴建时会比较复杂,需要较多的步骤。在 ic 电路中,这个大厅就是逻辑闸层,它是整颗 ic 中最重要的部分,藉由将多种逻辑闸组合在一起,完成功能齐全的 ic 芯片。

黄色的部分,则像是一般的楼层。和一楼相比,不会有太复杂的构造,而且每层楼在兴建时也不会有太多变化。这一层的目的,是将红色部分的逻辑闸相连在一起。之所以需要这么多层,是因为有太多线路要连结在一起,在单层无法容纳所有的线路下,就要多叠几层来达成这个目标了。在这之中,不同层的线路会上下相连以满足接线的需求。

分层施工,逐层架构 知道 ic 的构造后,接下来要介绍该如何制作。试想一下,如果要以油漆喷罐做精细作图时,我们需先割出图形的遮盖板,盖在纸上。接着再将油漆均匀地喷在纸上,待油漆乾后,再将遮板拿开。不断的重复这个步骤后,便可完成整齐且复杂的图形。制造 ic 就是以类似的方式,藉由遮盖的方式一层一层的堆叠起来。

制作 ic 时,可以简单分成以上 4 种步骤。ic 制造是先涂料再加做遮盖,油漆作画则是先遮盖再作画。以下将介绍各流程。

金属溅镀:将欲使用的金属材料均匀洒在晶圆片上形成一薄膜。 涂布光阻:先将光阻材料放在晶圆片上透过光罩将光束打在不要的部分上破坏光阻材料结构。接着再以化学药剂将被破坏的材料洗去。 蚀刻技术:将没有受光阻保护的硅晶圆以离子束蚀刻。 光阻去除:使用去光阻液皆剩下的光阻溶解掉,如此便完成一次流程。

最后便会在一整片晶圆上完成很多 ic 芯片,接下来只要将完成的方形 ic 芯片剪下,便可送到封装厂做封装,至于封装厂是什么东西?就要待之后再做说明啰。

各种尺寸晶圆的比较。(source:wikipedia)

纳米制程是什么 三星以及台积电在先进半导体制程打得相当火热,彼此都想要在晶圆代工中抢得先机以争取订单,几乎成了 14 纳米与 16 纳米之争,然而 14 纳米与 16 纳米这两个数字的究竟意义为何,指的又是哪个部位?而在缩小制程后又将来带来什么好处与难题?以下我们将就纳米制程做简单的说明。

纳米到底有多细微 在开始之前,要先了解纳米究竟是什么意思。在数学上,纳米是 0.000000001 公尺,但这是个相当差的例子,毕竟我们只看得到小数点后有很多个零,却没有实际的感觉。如果以指甲厚度做比较的话,或许会比较明显。

用尺规实际测量的话可以得知指甲的厚度约为 0.0001 公尺(0.1 毫米),也就是说试着把一片指甲的侧面切成 10 万条线,每条线就约等同于 1 纳米,由此可略为想像得到 1 纳米是何等的微小了。

知道纳米有多小之后,还要理解缩小制程的用意,缩小电晶体的最主要目的,就是可以在更小的芯片中塞入更多的电晶体,让芯片不会因技术提升而变得更大;其次,可以增加处理器的运算效率;再者,减少体积也可以降低耗电量;最后,芯片体积缩小后,更容易塞入行动装置中,满足未来轻薄化的需求。

再回来探究纳米制程是什么,以 14 纳米为例,其制程是指在芯片中,线最小可以做到 14 纳米的尺寸,下图为传统电晶体的长相,以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量,然而要缩小哪个部分才能达到这个目的?左下图中的l 就是我们期望缩小的部分。藉由缩小闸极长度,电流可以用更短的路径从 drain 端到 source 端(有兴趣的话可以利用 google 以 mosfet 搜寻,会有更详细的解释)。

此外,电脑是以 0 和 1 作运算,要如何以电晶体满足这个目的呢?做法就是判断电晶体是否有电流流通。当在 gate 端(绿色的方块)做电压供给,电流就会从 drain 端到 source 端,如果没有供给电压,电流就不会流动,这样就可以表示 1 和0。(至于为什么要用 0 和 1 作判断,有兴趣的话可以去查布林代数,我们是使用这个方法作成电脑的)

尺寸缩小有其物理限制 不过,制程并不能无限制的缩小,当我们将电晶体缩小到 20 纳米左右时,就会遇到量子物理中的问题,让电晶体有漏电的现象,抵销缩小 l 时获得的效益。作为改善方式,就是导入 finfet(tri-gate)这个概念,如右上图。在 intel 以前所做的解释中,可以知道藉由导入这个技术,能减少因物理现象所导致的漏电现象。

更重要的是,藉由这个方法可以增加 gate 端和下层的接触面积。在传统的做法中(左上图),接触面只有一个平面,但是采用 finfet(tri-gate)这个技术后,接触面将变成立体,可以轻易的增加接触面积,这样就可以在保持一样的接触面积下让 source-drain 端变得更小,对缩小尺寸有相当大的帮助。

最后则是为什么会有人说各大厂进入 10 纳米制程将面临相当严峻的挑战,主因是 1 颗原子的大小大约为 0.1 纳米,在 10 纳米的情况下,一条线只有不到 100 颗原子,在制作上相当困难,而且只要有一个原子的缺陷,像是在制作过程中有原子掉出或是有杂质,就会产生不知名的现象,影响产品的良率。

如果无法想像这个难度,可以做个小实验。在桌上用 100 个小珠子排成一个 10×10 的正方形,并且剪裁一张纸盖在珠子上,接着用小刷子把旁边的的珠子刷掉,最后使他形成一个 10×5 的长方形。这样就可以知道各大厂所面临到的困境,以及达成这个目标究竟是多么艰巨。

随着三星以及台积电在近期将完成 14 纳米、16 纳米 finfet 的量产,两者都想争夺 apple 下一代的 iphone 芯片代工,我们将看到相当精彩的商业竞争,同时也将获得更加省电、轻薄的手机,要感谢摩尔定律所带来的好处呢。

什么是封装: 目前常见的封装有两种,一种是电动玩具内常见的,黑色长得像蜈蚣的 dip 封装,另一为购买盒装 cpu 时常见的 bga 封装。至于其他的封装法,还有早期 cpu 使用的 pga(pin grid array;pin grid array)或是 dip 的改良版 qfp(塑料方形扁平封装)等。因为有太多种封装法,以下将对 dip 以及 bga 封装做介绍。

传统封装历久不衰 首先要介绍的是双排直立式封装(dual inline package;dip),从下图可以看到采用此封装的 ic 芯片在双排接脚下,看起来会像条黑色蜈蚣,让人印象深刻,此封装法为最早采用的 ic 封装技术,具有成本低廉的优势,适合小型且不需接太多线的芯片。但是,因为大多采用的是塑料,散热效果较差,无法满足现行高速芯片的要求。因此,使用此封装的,大多是历久不衰的芯片,如下图中的 op741,或是对运作速度没那么要求且芯片较小、接孔较少的 ic 芯片。

左图的 ic 芯片为 op741,是常见的电压放大器。右图为它的剖面图,这个封装是以金线将芯片接到金属接脚(leadframe)。

至于球格阵列(ball grid array,bga)封装,和 dip 相比封装体积较小,可轻易的放入体积较小的装置中。此外,因为接脚位在芯片下方,和 dip 相比,可容纳更多的金属接脚

相当适合需要较多接点的芯片。然而,采用这种封装法成本较高且连接的方法较复杂,因此大多用在高单价的产品上。

左图为采用 bga 封装的芯片。右图为使用覆晶封装的 bga 示意图。

行动装置兴起,新技术跃上舞台 然而,使用以上这些封装法,会耗费掉相当大的体积。像现在的行动装置、穿戴装置等,需要相当多种元件,如果各个元件都独立封装,组合起来将耗费非常大的空间,因此目前有两种方法,可满足缩小体积的要求,分别为 soc(system on chip)以及 sip(system in packet)。

在智慧型手机刚兴起时,在各大财经杂誌上皆可发现 soc 这个名词,然而 soc 究竟是什么东西?简单来说,就是将原本不同功能的 ic,整合在一颗芯片中。藉由这个方法,不单可以缩小体积,还可以缩小不同 ic 间的距离,提升芯片的计算速度。至于制作方法,便是在 ic 设计阶段时,将各个不同的 ic 放在一起,再透过先前介绍的设计流程,制作成一张光罩。

然而,soc 并非只有优点,要设计一颗 soc 需要相当多的技术配合。ic 芯片各自封装时,各有封装外部保护,且 ic 与 ic 间的距离较远,比较不会发生交互干扰的情形。但是,当将所有 ic 都包装在一起时,就是噩梦的开始。ic 设计厂要从原先的单纯设计 ic,变成了解并整合各个功能的 ic,增加工程师的工作量。此外,也会遇到很多的状况,像是通讯芯片的高频讯号可能会影响其他功能的 ic 等情形。

此外,soc 还需要获得其他厂商的 ip(intellectual property)授权,才能将别人设计好的元件放到 soc 中。因为制作 soc 需要获得整颗 ic 的设计细节,才能做成完整的光罩,这同时也增加了 soc 的设计成本。或许会有人质疑何不自己设计一颗就好了呢?因为设计各种 ic 需要大量和该 ic 相关的知识,只有像 apple 这样多金的企业,才有预算能从各知名企业挖角顶尖工程师,以设计一颗全新的 ic,透过合作授权还是比自行研发划算多了。

折衷方案,sip 现身 作为替代方案,sip 跃上整合芯片的舞台。和 soc 不同,它是购买各家的 ic,在最后一次封装这些 ic,如此便少了 ip 授权这一步,大幅减少设计成本。此外,因为它们是各自独立的 ic,彼此的干扰程度大幅下降。

apple watch 采用 sip 技术将整个电脑架构封装成一颗芯片,不单满足期望的效能还缩小体积,让手錶有更多的空间放电池。(source:apple 爱游戏平台官网)

采用 sip 技术的产品,最着名的非 apple watch 莫属。因为 watch 的内部空间太小,它无法采用传统的技术,soc 的设计成本又太高,sip 成了首要之选。藉由 sip 技术,不单可缩小体积,还可拉近各个 ic 间的距离,成为可行的折衷方案。下图便是 apple watch 芯片的结构图,可以看到相当多的 ic 包含在其中。

apple watch 中采用 sip 封装的 s1 芯片内部配置图。

完成封装后,便要进入测试的阶段,在这个阶段便要确认封装完的 ic 是否有正常的运作,正确无误之后便可出货给组装厂,做成我们所见的电子产品。

各种ic封装形式图片

因为芯片必须与外界隔离,以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另一方面,封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的pcb(印制电路板)的设计和制造,因此它是至关重要的。

衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比,这个比值越接近1越好。封装时主要考虑的因素:

1、 芯片面积与封装面积之比为提高封装效率,尽量接近1:1; 2、 引脚要尽量短以减少延迟,引脚间的距离尽量远,以保证互不干扰,提高性能; 3、 基于散热的要求,封装越薄越好。

封装主要分为dip双列直插和smd贴片封装两种。从结构方面,封装经历了最早期的晶体管to(如to-89、to92)封装发展到了双列直插封装,随后由philip公司开发出了sop小外型封装,以后逐渐派生出soj(j型引脚小外形封装)、tsop(薄小外形封装)、vsop(甚小外形封装)、ssop(缩小型sop)、tssop(薄的缩小型sop)及sot(小外形晶体管)、soic(小外形集成电路)等。从材料介质方面,包括金属、陶瓷、塑料、塑料,目前很多高强度工作条件需求的电路如军工和宇航级别仍有大量的金属封装。

封装大致经过了如下发展进程: 结构方面:to->dip->plcc->qfp->bga ->csp; 材料方面:金属、陶瓷->陶瓷、塑料->塑料; 引脚形状:长引线直插->短引线或无引线贴装->球状凸点; 装配方式:通孔插装->表面组装->直接安装

具体的封装形式

1、 sop/soic封装 sop是英文small outline package 的缩写,即小外形封装。sop封装技术由1968~1969年菲利浦公司开发成功,以后逐渐派生出soj(j型引脚小外形封装)、tsop(薄小外形封装)、vsop(甚小外形封装)、ssop(缩小型sop)、tssop(薄的缩小型sop)及sot(小外形晶体管)、soic(小外形集成电路)等。

2、 dip封装 dip是英文 double in-line package的缩写,即双列直插式封装。插装型封装之一,引脚从封装两侧引出,封装材料有塑料和陶瓷两种。dip是最普及的插装型封装,应用范围包括标准逻辑ic,存贮器lsi,微机电路等。

3、 plcc封装 plcc是英文plastic leaded chip carrier 的缩写,即塑封j引线芯片封装。plcc封装方式,外形呈正方形,32脚封装,四周都有管脚,外形尺寸比dip封装小得多。plcc封装适合用smt表面安装技术在pcb上安装布线,具有外形尺寸小、可靠性高的优点。

4、 tqfp封装 tqfp是英文thin quad flat package的缩写,即薄塑封四角扁平封装。四边扁平封装(tqfp)工艺能有效利用空间,从而降低对印刷电路板空间大小的要求。由于缩小了高度和体积,这种封装工艺非常适合对空间要求较高的应用,如 pcmcia 卡和网络器件。几乎所有altera的cpld/fpga都有 tqfp 封装。

5、 pqfp封装 pqfp是英文plastic quad flat package的缩写,即塑封四角扁平封装。pqfp封装的芯片引脚之间距离很小,管脚很细,一般大规模或超大规模集成电路采用这种封装形式,其引脚数一般都在100以上。

6、 tsop封装 tsop是英文thin small outline package的缩写,即薄型小尺寸封装。tsop内存封装技术的一个典型特征就是在封装芯片的周围做出引脚, tsop适合用smt技术(表面安装技术)在pcb(印制电路板)上安装布线。tsop封装外形尺寸时,寄生参数(电流大幅度变化时,引起输出电压扰动) 减小,适合高频应用,操作比较方便,可靠性也比较高。

7、 bga封装 bga是英文ball grid array package的缩写,即球栅阵列封装。20世纪90年代随着技术的进步,芯片集成度不断提高,i/o引脚数急剧增加,功耗也随之增大,对集成电路封装的要求也更加严格。为了满足发展的需要,bga封装开始被应用于生产。

采用bga技术封装的内存,可以使内存在体积不变的情况下内存容量提高两到三倍,bga与tsop相比,具有更小的体积,更好的散热性能和电性能。bga封装技术使每平方英寸的存储量有了很大提升,采用bga封装技术的内存产品在相同容量下,体积只有tsop封装的三分之一;另外,与传统tsop封装方式相比,bga封装方式有更加快速和有效的散热途径。

bga封装的i/o端子以圆形或柱状焊点按阵列形式分布在封装下面,bga技术的优点是i/o引脚数虽然增加了,但引脚间距并没有减小反而增加了,从而提高了组装成品率;虽然它的功耗增加,但bga能用可控塌陷芯片法焊接,从而可以改善它的电热性能;厚度和重量都较以前的封装技术有所减少;寄生参数减小,信号传输延迟小,使用频率大大提高;组装可用共面焊接,可靠性高。

说到bga封装就不能不提kingmax公司的专利tinybga技术,tinybga英文全称为tiny ball grid array(小型球栅阵列封装),属于是bga封装技术的一个分支。是kingmax公司于1998年8月开发成功的,其芯片面积与封装面积之比不小于1:1.14,可以使内存在体积不变的情况下内存容量提高2~3倍,与tsop封装产品相比,其具有更小的体积、更好的散热性能和电性能。

采用tinybga封装技术的内存产品在相同容量情况下体积只有tsop封装的1/3。tsop封装内存的引脚是由芯片四周引出的,而tinybga则是由芯片中心方向引 出。这种方式有效地缩短了信号的传导距离,信号传输线的长度仅是传统的tsop技术的1/4,因此信号的衰减也随之减少。这样不仅大幅提升了芯片的抗干扰、抗噪性能,而且提高了电性能。采用tinybga封装芯片可抗高达300mhz的外频,而采用传统tsop封装技术最高只可抗150mhz的外频。

tinybga封装的内存其厚度也更薄(封装高度小于0.8mm),从金属基板到散热体的有效散热路径仅有0.36mm。因此,tinybga内存拥有更高的热传导效率,非常适用于长时间运行的系统,稳定性极佳。

国际部分品牌产品的封装命名规则资料

1、 maxim 更多资料请参考 www.maxim-ic.com

maxim前缀是“max”。dallas则是以“ds”开头。 max×××或max××××

说明:

后缀csa、cwa 其中c表示普通级,s表示表贴,w表示宽体表贴。

2.后缀cwi表示宽体表贴,eewi宽体工业级表贴,后缀mja或883为军级。

3.cpa、bcpi、bcpp、cpp、ccpp、cpe、cpd、acpa后缀均为普通双列直插。

举例max202cpe、cpe普通ecpe普通带抗静电保护

max202eepe 工业级抗静电保护(-45℃-85℃),说明e指抗静电保护maxim数字排列分类

1字头 模拟器;

2字头 滤波器 ;

3字头 多路开关 ;

4字头 放大器 ;

5字头 数模转换器 ;

6字头 电压基准 ;

7字头 电压转换 ;

8字头 复位器 ;

9字头 比较器 ;

dallas命名规则

例如ds1210n.s. ds1225y-100ind

n=工业级 s=表贴宽体 mcg=dip封 z=表贴宽体 mng=dip工业级 ;

ind=工业级 qcg=plcc封 q=qfp ;

2、 adi 更多资料查看www.analog.com

ad产品以“ad”、“adv”居多,也有“op”或者“ref”、“amp”、“smp”、“ssm”、“tmp”、“tms”等开头的。

后缀的说明:

后缀中j表示民品(0-70℃),n表示普通塑封,后缀中带r表示表示表贴。

2.后缀中带d或q的表示陶封,工业级(45℃-85℃)。后缀中h表示圆帽。

3.后缀中sd或883属军品。

例如:jn dip封装 jr表贴 jd dip陶封

3、 bb 更多资料查看www.ti.com

bb产品命名规则:

前缀ads模拟器件 后缀u表贴 p是dip封装 带b表示工业级 前缀ina、xtr、pga等表示高精度运放 后缀u表贴 p代表dip pa表示高精度

4、 intel 更多资料查看www.intel.com

intel产品命名规则:

n80c196系列都是单片机;

前缀:n=plcc封装 t=工业级 s=tqfp封装 p=dip封装 ;

kc20主频 kb主频 mc代表84引角 ;

举例:te28f640j3a-120 闪存 te=tsop da=ssop e=tsop。

5、 issi 更多资料查看www.issi.com

以“is”开头

比如:is61c is61lv 4×表示dram 6×表示sram 9×表示eeprom ;

封装: pl=plcc pq=pqfp t=tsop tq=tqfp ;

6、 linear 更多资料查看www.linear-tech.com

以产品名称为前缀

ltc1051cs cs表示表贴 ;

ltc1051cn8 **表示*ip封装 8脚 ;

后缀c为民用级 i为工业级 后面数字表示引脚数量!

7、 idt 更多资料查看www.idt.com

idt的产品一般都是idt开头的

后缀的说明:

后缀中tp属窄体dip 后缀中p 属宽体dip 后缀中j 属plcc

比如:idt7134sa55p 是dip封装

idt7132sa55j 是plcc

idt7206l25tp 是dip

8、 ns 更多资料查看www.national.com

ns的产品部分以lm 、lf开头的

lm324n 3字头代表民品 带n圆帽 ;

lm224n 2字头代表工业级 带n塑封 ;

lm124j 1字头代表军品 带j陶封 ;

9、 hynix 更多资料查看www.hynix.com

封装: dp代表dip封装 dg代表sop封装 dt代表tsop封装。

【2】锁存器latch,对脉冲电平敏感在时钟脉冲的电平作用下改变状态是电平触发的存储元件,数据存储的动作取决于输入时钟的信号的电平值,仅当锁存器处于使能状态时,输出才会随着数据的输入发生变化。

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